KR0152296B1 - 데이터 전송장치와 그것을 사용한 프로세서 엘리먼트 - Google Patents

Abstract

본 발명은 범용의 프로세서에 대응한 고속의 데이터 전송장치 및 프로세서 엘리먼트를 제공하는 것을 목적으로 하는 것으로서, 그 구성에 있어서 데이터 전송시, 프로세서(1)는 어드레스를 어드레스버스(5)에, 데이터를 데이터버스(6)에 송출한다, 데이터 전송장치(3)는 어드레스버스(5)와 내부어드레스(21)를 비교기(12)에 의해 비교한다. 일치시, 제어부(13)은 일치신호(22)를 받아서 기록신호(23)를 버퍼(14a)에 송출하고, 데이터버스(6)상의 데이터를 버퍼(14a)에 도입한다. 또, 기록신호(23)에 의해 어드레스 생성부(11)도 진단한다, 또한 버퍼(14a)내의 데이터는, 후에 포오트(15a)로부터 외부에 송출하는 것을 특징으로 한 것이며, 그 효과에 있어서 고속의 전송이 범용의 프로세서에 통상의 코우드로 용이하게 프로그램 할 수 있다.

Description

데이터전송장치와 그것을 사용한 프로세서 엘리먼트

제1도는 본 발명의 실시예 1에 있어서의 데이터전송장치 및 프로세서 엘리먼트의 구성도.

제2도는 동 실시예에 있어서의 메모리 맵도.

제3도는 동 실시예에 있어서의 동작 타이밍차트도.

제4도는 본 발명의 실시예 2를 표시한 제어부의 구성도.

제5도는 동 실시예에 있어서의 동작 타이밍차트도.

제6도는 종래의 데이터전송장치 및 프로세서 엘리먼트의 구성도.

* 도면의 주요부분에 대한 부호의 설명

1 : 프로세서 2 : 메모리

3 : 데이터전송장치 5 : 어드레스버스

6 : 데이터버스 10a,10b : 레지스터

11 : 어드레스생성부 12 : 비교기

13 : 제어부 14a,14b : 버퍼

15a,15b : 포오트 16 : 카운터

17 : 신호생성부 18 : 프로세서 엘리먼트

20a : 레지스터출력 21 : 내부어드레스

22 : 일치신호 23 : 기록신호

24 : 카운터출력 30 : 메모리 맵

본 발명은, 병렬처리시스템 등에 있어서의 프로세서간의 데이터전송을 제어하는 데이터 전송장치 및 그것을 사용한 프로세서 엘리먼트에 관한 것이다.

최근, 병렬처리시스템은 다음 세대의 슈퍼컴퓨터의 유력한 후보로서 매우 주목을 집중시키고 있다. 그리고 병렬처리시스템에 있어서는, 프로세서간의 데이터 전송능력이 전체 성능에 크게 관계되므로, 이곳을 담당하는 데이터 전송장치의 고속화, 고기능화가 도모되고 있다.

이하 도면을 참조하면서, 종래의 데이터 전송장치 및 프로세서 엘리먼트 일예에 대해서 설명한다. 제6도는 종래의 데이터 전송장치 및 그것을 사용한 프로세서 엘리먼트의 구성도이다. 제6도에 있어서, (1)은 프로세서, (2)는 메모리, (3)는 데이터 전송장치이며, 이들은, 어드레스버스(5), 데이터버스(8)에 의해 공통으로 접속된다. 이것이 프로세서 엘리먼트(18)이다. (50)은 프로세서(1)로부터 데이터 전송장치(3)에 송출되는 트랜스퍼 인에이블(transfer enable)이다. 데이터 전송장치(3) 내에 있어서, (10a)는 외부설정 가능한 레지스터, (11)은 레지스터출력(20a)에 따라서 어드레스를 생성하는 어드레스생성부, (14)는 데이터를 일시 유지하는 버퍼이며, (15a),(15b)는 외부와의 통신을 위한 포오트이다.

이상과 같이 구성된 데이터 전송장치 및 프로세서 엘리먼트에 대해서, 이하 그 동작에 대해서 설명한다. 프로세서(1)는 메모리(2)를 액세스하면서 처리를 행한다. 싱글프로세서에서는, 기본적으로는 이 동작뿐이나, 병렬처리시스템에서는, 프로세서 엘리먼트 외부와의 통신이 빈번히 발생한다. 통상은, 데이터 전송장치(3)가 어드레스생성부(11)로부터 어드레스를 어드레스버스(5)에 송출해서 메모리(2)의 액세스를 행한다. 데이터는 송출시는 데이터버스, 버퍼(14), 포오트(15a) 또는 (15b)의 순으로, 수신시에는 그 반대로 흐른다.

다음에, 프로세서 엘리먼트(18)의 외부에 데이터를 송출하는 경우의 고속화 동작을 설명한다. 프로세서(1)는. 데이터를 데이터버스(6)에 송출하는 동시에 트랜스터 인에이블(50)을 활성화(어소트)한다. 데이터 전송장치(3)는 이것을 받아서 데이터버스(6)상의 데이터를 버퍼(14)에 도입하고, 후에 포오트(15a) 또는 (15b)로부터 외부에 송출한다. 이 때의 데이터의 흐름을 점선으로 표시한다. 이 모우드에서는 기본적으로는 어드레스생성부(11)는 사용하지 않는다. 단, 데이터 전송장치(3)의 버퍼(14)가 풀 등으로 동시 도입을 할 수 없을 경우에는, 후에 메모리로부터 리이드할 필요가 있어 여기에서는 사용한다. 이에 대하여 상세한 것은 1990년 일본국 전자정보 통신학회 춘기전국대회 D-110에 기재되어 있다. 이것에 의해 메모리라이트와 데이터송출이 겹쳐지므로, 데이터버스(6)의 유효 이용을 할 수 있다. 또한, 이들에 대해서는 일본국 전자정보 통신학회 집적회로 연구회보고 ICD 89-152, PI-P8등에도 개시되어 있다.

그러나 상기와 같은 구성에서는, 트랜스퍼 인에이블을 생성하는 하드웨어가 필요하다. 따라서 전용의 프로세서를 개발하거나, 또는 범용의 프로세서에 대하여 외부부착의 하드웨어를 준비할 필요가 있었다. 즉, 범용의 프로세서를 그대로 사용할 수 없다고 하는 문제점을 가지고 있었다. 이것으로는, 시장에 차례차례로 등장하는 고속의 LSI를 즉시는 사용하지 못하게 되어서, 시스템을 짜는 데에는 큰 문제가 있다.

본 발명은 상기 문제점에 비추어, 범용의 프로세서에 대응한 고속의 데이터 전송장치 및 그것을 사용한 프로세서 엘리먼트를 제공하는 것이다.

상기 문제점을 해결하기 위하여 본 발명의 데이터 전송장치는, 데이터를 일시 축적하는 버퍼와 외부로부터 기록가능한 레지스터와, 상기 레지스터의 값에 의거해서 어드레스를 생성하는 어드레스생성부와, 상기 어드레스생성부 출력과 외부로부터 입력된 어드레스를 비교하는 비교기와, 상기 비교기로부터의 일치신호를 받아서, 일치시에 상기 버퍼에의 외부데이터의 도입 및 상기 어드레스생성부의 진단(進段)을 지시하는 제어부를 구비한 것이다.

또, 본 발명의 프로세서 엘리먼트는, 프로세서와 메모리와 상기 데이터 전송장치를 공통으로 버스에 접속한 구성이며, 상기 메모리영역의 일부를 전송용 영역으로 해서, 상기 데이터 전송장치의 레지스터 상기 전송용 영역에 대응하는 값을 설정하고, 데이터 전송을 행하는 경우, 상기 프로세서는, 상기 전송용 영역에 데이터를 기록하는 동작을 행하는 것이다.

또, 본 발명의 데이터 전송장치의 제어부는, 외부로부터 설정가능한 레지스터와, 일치회수를 카운트하고, 상기 레지스터에 설정된 값까지 카운트업하면 초기치로 복귀하는 카운터와, 상기 카운터의 출력을 접속한 신호생성부를 가지고, 상기 신호생성부는 상기 카운터치가 상기 레지스터에 설정된 값의 경우의 일치시에 버퍼에의 외부 데이터의 도입 및 어드레스생성부의 진단을 지시하는 것이다.

본 발명의 데이터 전송장치는 상기한 구성에 의해서, 내부생성 어드레스와 외부로부터 입력된 어드레스를 비교해서, 일치시에 데이터를 도입한다.

또, 본 발명의 프로세서 엘리먼트에서는 메모리 영역의 일부를 전송용 영역으로서 확보하여 두고, 데이터 전송을 행하는 경우, 프로세서가 전송용 영역에 데이터를 기록하므로서 전송을 실현한다. 프로세서에는 특수한 기능은 불필요하며, 이들의 동작은 범용의 프로세서에 의해 프로그램 가능하다.

또, 본 발명의 데이터 전송장치의 제어부를 상기한 구성으로 하므로서, 소정회수의 일치발생시마다 데이터 도입을 행할 수 있다.

[실시예 1]

이하 본 발명의 실시예 1의 데이터 전송장치 및 프로세서 엘리먼트에 대해서, 도면을 참조하면서 설명하다. 제1도는 본 발명의 실시예 1에 있어서의 데이터 전송장치 및 프로세서 엘리먼트의 구성도, 제2도는 동 실시예에 있어서의 메모리 맵도, 제3도는 동 실시예에 있어서의 동작 타이밍차트도이다.

이들 도면에 있어서, (1)은 프로세서, (2)는 메모리, (3)은 데이터 전송장치이며, 이들은, 어드레스버스(5), 데이터버스(6)에 의해 공통으로 접속된다. 이것이 프로세서 엘리먼트(18)이다. 데이터 전송장치(3)에 있어서, (10a)는 외부설정 가능한 레지스터, (11)은 레지스터 출력(20a)을 받는 어드레스생성부, (12)는 어드레스생성부(11)의 출력인 내부어드레스(21)와 어드레스버스(5)의 비교를 행하는 비교기, (13)은 이 비교결과인 일치신호(22)에 의해 내부를 제어하는 제어부이며, 기록신호(23)를 송출한다. (14a),(14b)는 데이터를 일시 유지하는 버퍼, (15a),(15b)는 외부와의 통신을 위한 포오트이다. 또, (30)은 메모리 맵이다.

이상과 같이 구성된 데이터 전송장치 및 프로세서 엘리먼트에 대해서, 이하 제1도, 제2도, 제3도를 사용해서 그 동작을 설명한다. 제1도에 있어서, 프로세서(1)는 메모리(2)를 액세스하면서 처리를 행한다. 싱글 프로세서에서는, 기본적으로는 이 동작뿐이나, 병렬처리 시스템에서는, 프로세서 엘리먼트 외부와의 통신이 빈번히 발생한다. 통신에 관해서, 통상은 데이터 전송장치(3)가 어드레스생성부(11)로부터 어드레스를 어드레스버스(5)에 송출해서 메모리(2)의 액세스를 행한다, 어드레스 생성은 레지스터(10a)의 설정에 따른다. 데이터의 흐름은 다음과 같이 된다.

송출시 : 데이터버스(6)→버퍼(10a)→포오트(15a)

수신시 : 포오트(15b)→버퍼(14b)→데이터버스(6)

다음에, 프로세서 엘리먼트(18)의 외부에 데이터를 송출하는 경우의 고속화 동작을 설명한다. 데이터버스(6)의 유효 이용을 위하여, 프로세서(1)의 메모리(2)에의 라이트와 데이터송출을 동시에 행한다. 종래에서는, 이 동작은 트랜스퍼 인에이블에 의하고 있었으나, 본 실시예에서는 다음과 같이 된다.

먼저 레지스터(10a)에 어드레스생성을 위한 파라미터를 데이터버스(6)로부터 설정한다. 여기에서는, 제2도에 표시한 전송용 영역을 사용하므로, 200번지에서부터 223번지까지 순차 생성하도록 설정한다.

프로세서(1)는, 어드레스를 어드레스버스(5)에, 데이터를 데이터버스(6)에 송출한다, 데이터 전송장치(3)는 어드레스버스(5)와 내부어드레스(21)를 비교기(12)에 의해 비교한다. 일치시, 제어부(13)는 일치신호(22)를 받아서 기록신호(23)를 버퍼(14a)에 송출하고, 데이터버스(6)상의 데이터를 버퍼(14a)에 도입한다. 또, 기록신호(23)에 의해 어드레스 생성부도 진단한다, 또한 버퍼(14a)내의 데이터는, 후에 포오트(15a)로부터 외부에 송출된다. 이상에 의해 메모리 라이트와 데이터 송출이 겹쳐지므로, 데이터버스(6)의 유효이용을 할 수 있다.

메모리(2)는 제2도에 표시한 사용법을 한다. 여기에서는. 프로세서는 배열u(0)-u(31)에 대해서 연산을 행하는 예를 표시한다. 여기에서 사용하는 계산용 영역은 100번지에서부터 131번지이다. 결과중 u(2)-u(14), u(18)-u(30)을 전송한다. 전송하는 데이터수는 24개이므로, 전송용 영역으로서, 상기한 200번지에서부터 223번지까지 할당한다. 이들은 프로세서(1)가 결정한다.

타이밍은 제3도에 표시한 바와 같이 된다. 어드레스생성부(11)는 초기의 내부어드레스(21)로서 200을 생성한다. u(0) 계산사이클의 마지막에서 프로세서(1)는 어드레스버스(5)에 100, 데이터버스(6)에 u(0)를 송출한다. 200(내부어드레스(21))과 100(어드레스버스(5))을 비교기(12)에 의해 비교하고, 불일치이므로 일치신호(22)는 어소트하지 않고, 제어부(13)도 기록신호(23)를 어소트하지 않는다. 따라서 버퍼(14a), 어드레스생성부(11) 다같이 동작하지 않는다(상태유지). u(1)에서도 마찬가지이다. u(2) 계산사이클의 마지막에서 프로세서(1)는 어드레스버스(5)에 200, 데이터버스(6)에 u(2)를 송출한다. 200(내부어드레스(21))과 200(어드레스버스(5))을 비교기(12)에 의해 비교하고, 일치이므로 일치신호(22)를 어소트하고, 제어부(13)도 기록신호(23)를 어소트한다. 이것에 의해 버퍼(14a)에의 데이터버스(6)의 도입, 어드레스생성부(11)의 진단(200→201)의 동작을 행한다. u(3)에서도 마찬가지이다. 이하 마찬가지로 u(4)-u(14), u(18)-u(30)을 전송용 영역에 순차 기록하므로서 전송을 실현한다.

이상과 같이 본 실시예에 의하면, 데이터 전송장치(3)내에서 어드레스 비교를 행하므로서, 프로세서의 송출데이터를 버퍼(14a)에 도입하는 것이 가능하게 되고, 고속의 전송이 실현된다. 메모리 맵드입출력(I/O)의 이미지로 전송가능하므로, 범용의 프로세서의 통상의 코우드로 용이하게 프로그램 가능하다. 특히 개입중단 등을 발생시킬 필요는 없으므로 동작은 매우 고속이다.

또한 본 실시예에서는 계산용 영역과 전송용 영역을 나누었으나, 이들은 중첩해도 된다. 예를 들면, u(2)-u(14)의 최종결과를 메모리(2)의 102번지-114번지에 격납하도록 프로그램하고, 또 레지스터(10a)에도 102번지에서부터 114번지까지 어드레스생성부(11)가 순차 생성하도록 설정하면 된다. 이렇게 하면, 전송용 영역이 불필요하게 되고 메모리의 삭감을 도모할 수 있다.

[실시예 2]

또, 메모리 영역의 삭감에는 다른 방법이 있다. 그것을 실시예 2, 즉 본 발명의 제어부를 사용한 데이터 전송장치의 실시예에 대해서 도면을 참조하면서 설명한다. 제4도는 본 발명의 실시예 2를 표시한 제어부(13)의 구성도, 제5도는 동 실시예에 있어서의 동작타이밍차트도이다.

이들 도면에 있어서, (10b)는 외부설정 가능한 레지스터, (16)은 레지스터출력(20b)에 따라서 동작하는 카운터, (17)은 카운터출력(24) 등을 근거로 기록신호(23)를 생성하는 신호생성부이다. 여기에서, 이것을 제1도의 제어부(13)로한 데이터 전송장치(3)에 대해서 설명한다. 앞서의 실시에에서의 설명한 고속전용 수법에 대해서 본 실시예를 이용한 경우를 표시한다.

카운터(16)는, 레지스터(10b)에 설정된 회수까지 일치신호(22)를 카운트한다. 설정치까지 카운트업한 다음은 0으로 복귀한다. 신호생성부(17)는 카운터출력(24)이 레지스터출력(20b)에 의해 표시되는 값의 경우에 일치신호(22)가 입력되었을때에만 기록신호(23)를 생성한다.

제5도를 사용해서 타이밍을 설명한다. 여기에서 어드레스생성부(11)가 100번지에서부터 순차 상승순으로 어드레스를 생성하도록 레지스터(10a)를 미리 설정한다. 또, 레지스터(10b)에는 2가 설정되어 있다. 이것은 동일 어드레스 액세스의 3회째에 전송하는 것을 뜻한다. 본 실시에에서는 레지스터(10b)에 N을 설정하였을 경우, 동일 어드레스 액세스의 N+1회째에 전송하는 것을 뜻한다. 또한, 내부어드레스(21)의 초기치는 100, 카운터출력(24)의 초기치는 0이다, 그런데 이상의 설정 종료후, 계산 및 전송이 개시된다. 프로세서(1)는 a(0), a(1)로 순차계산한다. 결과는 메모리(2)의 100번지. 101번지로 상승순으로 격납한다.

프로세서 a(0)계산에 대해서는. 결과격납을 포함해서 3회 100번지를 액세스한다. 100번지 액세스때에 일치신호(22)는 어소트되고, 카운터출력(24)은 0→1→2로 증가하여 간다. 그리고 카운터출력(24)이 2이고 또한 일치신호(22)가 어소트될 때. 신호생성부(17)는 기록신호(23)를 어소트한다. 그리고 이것에 의해 버퍼(14a)에의 데이터버스(6)의 도입, 어드레스생성부(11)의 진단(100→101)의 동작을 행한다. 또한, 카운터(16)는 2까지 카운트업하였으므로 다음은 0으로 복귀한다. a(1)이후도 마찬가지의 동작을 행한다.

이상과 같이 본 실시예에 의하면, 동일 어드레스의 소정회수 액세스마다 전송을 행할 수 있으므로, 계산에 의해 메모리 액세스를 복수회 수반하는 경우에도 전송용의 워크영역이 불필요하게 되고, 메모리영역의 삭감이 실현된다.

이상과 같이 본 발명은, 데이터 전송장치내에서 어드레스 비교를 행하므로서, 프로세서의 메모리에의 송출데이터를 도입하고, 후에 외부에 전송하는 것이 가능하게 되며, 고속의 전송이 실현된다. 메모리 맵드입출력의 이미지로 전송가능하므로, 특히 개입중단을 발생시킬 필요도 없이 범용의 프로세서의 통상 코우드에 의해 용이하게 프로그램 가능하다. 또 본 발명에 의하면, 동일 어드레스의 소정회수 액세스마다 전송을 행할 수 있으므로, 계산에 의해 메모리 액세스를 복수회 수반하는 경우에도 전송용의 워크영역이 불필요하게 되며, 메모리영역의 삭감이 실현된다.

고속의 병렬처리 시스템의 요망이 높아지는 현재, 범용 프로세서를 사용해도 데이터전송을 고속으로 지원할 수 있는 본 발명은 매우 유용하다.

Claims (3)

1. 데이터를 일시 축적하는 버퍼와, 외부로부터 기록가능한 레지스터와, 상기 레지스터의 값에 의거해서 어드레스를 생성하는 어드레스생성부와, 상기 어드레스생성부 출력과 외부로부터 입력된 어드레스를 비교하는 비교기와, 상기 비교기로부터의 일치신호를 받아서, 일치시에 상기 버퍼에의 외부데이터의 도입 및 상기 어드레스생성부의 진단을 지시하는 제어부를 구비한 것을 특징으로 하는 데이터전송장치.
2. 제1항에 있어서, 상기 제어부는 외부로부터 설정가능한 레지스터와, 일치회수를 카운트하고, 상기 레지스터에 설정된 값까지 카운트업하면 초기치로 복귀하는 카운터와, 상기 카운터의 출력을 접속한 신호생성부를 가지고, 상기 신호생성부는 상기 카운터치가 상기 레지스터에 설정된 값의 경우의 일치시에 버퍼에의 외부 데이터의 도입 및 어드레스생성부의 진단을 지시하는 것을 특징으로 하는 데이터전송장치.
3. 프로세서와 메모리와 청구범위 제1항 기재의 데이터 전송장치를 공통으로 버스에 접속하고, 상기 메모리 영역의 일부를 전송용 영역으로 해서, 상기 데이터 전송장치의 레지스터에 상기 전송용 영역에 대응하는 값을 설정하고 데이터 전송을 행하는 경우, 상기 프로세서는 상기 전송용 영역에 데이터를 기록하는 것을 특징으로 하는 프로세서 엘리먼트.