SU1180908A1 - Устройство дл обмена данными между оперативной пам тью и внешним устройством - Google Patents

Abstract

1. УСТРОЙСТВО ДЛЯ ОБМЕНА ЛАНИЫ Ш МЕЖЛУ ОПЕРАТИВНОЙ ПАМЯТЬЮ И ВНЕШНШ УСТР()Р СТВОМ, содержащее узел сравнени , блок пам ти и два счетчика, причем первый и второй информационные входы-выходы блока пам ти соединены соответственно с информационными шинами оперативной пам ти и внешнего устройства, выходы первого и второго счетчиков соединены с первым и вторым адресными входами блока пам ти соответственно, отличающеес  тем, что, с целью повышени  быстродействи , в него введены блок определени  переполнени , блок определени  режима работы, блок управлени , причем первый и второй выходы блока управлени  соединены со счетными вxoдa и второго счетчиков и управл ющими входами оперативной пам ти и внешнего устройства соответственно, управл ющий вход блока определени  переполнени  соединен с первым входом блока управлени  и  вл етс  входом выбора направлени  обмена устройства, второй и третий входы блока управлени  соединены с выходами запроса внешнего устройства и оперативной пам ти соответственно, при этом П1.гходы первого и второго счетчиков соединены с первым и вторым входами узла сравнени  соответственно, выход которого соединен с информационным входом блока определени  режима работы, выходы разрешени  записи и считывани  которого соединены с четвертым и п тым входами блока управлени  соответственно , третий выход которого соединен с синхровходом блока определени  режима работы, вход переполнени  которого соединен с выходом блока определени  переполнени , первый и втоi рой информационные входы которого (Л соединены с выходами переполнени  первого и второго счетчиков соответственно , четвертый, п тый, шестой, седьмой, восьмой и дев тый выходы блока управлени  соединены с первым и вторым входами записи, первым и вторым входами чтени , первым и вторым входами разрешени  вьщачи бло00 ка пам ти соответственно, при этом о со о блок управлени  содержит генератор импульсов, два триггера, два элемента И-ИЛИ, четырнадцать элементов И, 00 два элемента ИЛИ и элемент НЕ, причем первый и второй входы первого и второго элементов И-ИЛИ соединены с первыми входами первого, второго, третьего, четвертого, п того, шестого , седьмого, восьмого элементов И, входом элемента НЕ и  вл ютс  первым входом и дев тым выходом блока управлени , третьи входы первого и второго элементов И-ИЛИ образуют второй вход блока управлени , четвертые входы первого и второго элементов ИИЛИ образуют третий вход блока управ

Description

лени , первые входы дев того и дес того элементов И  вл ютс  четвертым и п тым входами блока управлени  соответственно, выходы первого и второго элементов ИЛИ  вл ютс  первым и вторым выходами блока управлени  соответственно, первый выход генератора импульсов соединен с синхровходами первого и второго триггеров и  вл етс  третьим выходом блока управлени ,выходы первого, второго, седьмого, восьмого элементов И и элемента НЕ  вл ютс  четвертым, п тым, шестым, седьмым, восьмым выходами блока управлени  соответственно, при этом в блоке управлени  выход первого элемента И-ИЛИ соединен с вторым входом дев того элемента И, вькод которого соединен с информационным входом первого триггера, единичный выход которого соединен с первыми входами одиннадцатого и двенадцатого элементов И, выход которого соединен с вторыми входами третьего и четвертого элементов И, вьгчод которого соединен с первым входом первого элемента ИЛИ второй вход которого соединен с выходом п того элемента И, второй вход которого соединен с выходом тринадцатого элемента И и вторым входом шестого элемента И, выход которого соединен с первым входом второго элемента ИЛИ, второй вход которого соединен с выходом третьего элемента И, нулевой выход первого триггера соединен с третьим входом дев того элемента И, выход второго элемента ИИЛИ соединен с вторым входом дес того элемента И, выход которого соединен с информационным входом второго триггера, единичный выход которого соединен с первыми входами тринадцатого и четырнадцатого элементов И, выход которого соединен с вторыми входами седьмого и восьмого элементов И, нулевой выход второго триггера соединен с третьим входом дес того элемента И, второй выход генератора импульсов соединен с вторыми входами четырнадцатого и одиннадцатого элементов И, выход которого соединен с вторыми входами первого и второго элементов И, третий выход генератора импульсов соединен с вторыми входами двенадцатого и тринадцатого элементов И.

2.Устройство по п. 1, о т л ичающеес  тем, что блок определени  переполнени  содержит два элемента И-ИЛИ и триггер, причем первый и второй входы первого и второго элементов И-ИЛИ  вл к1тс  управл ющим входом блока определени  переполнени , третьи и четвертые входы первого и второго элементов И-ИЛИ  вл ютс  первым и вторьм информационными входами блока определени  переполнени , выход триггера  вл етс  выходом блок определени  переполнени , при этом в блоке определени  переполнени  единичньй и нулевой входы триггера соединены

с выходами первого и второго элементов И-ЙПИ соответственно.

3.Устройство по п. 1, отличающеес  тем, что блок определени  режима работы содержит триггер и два элемента И-ИЛИ, причем информационный и синхронизирующий входы триггера  вл ютс  информационным и синхронизирующим входами блока определени  режима работы соответственно , первые входы первого и второго элементов И-ИЛИ  вл ютс  входом переполнени  блока определени  режима работы, выходы первого и второго элементов И-ИЛИ  вл ютс  выходами разрешени  записи и считывани  блока определени  режима работы соответственно, при этом в блоке определени  режима работы единичный выход триггера соединен с вторыми входами первого и второго элементов И-ИЛИ, третьи входы которых соединены с нулевым выходом триггера.

Изобретение относитс  к вычислительной технике, в частности к устройствам дл  обмена данными и может быть использовано в качестве буфера данных в каналах ввода-вывода ЭВМ,

Целью изобретени   вл етс  повышение быстродействи  устройства.

На фиг. 1 представлена блок-схема устройства дл  обмена данными; на фиг. 2 - блок определени  переполне- ки ; на фиг. 3 - блок определени  режима работы; на фиг. 4 - блок управлени ; на фиг. 5 - блок пам ти; на фиг. 6 - временна  диаграмма работы устройства в режиме передачи данных из внешнего .устройства (ВУ) в оперативную пам ть (ОП).

Устройство дл  обмена данными содержит первый 1 и второй 2 счетчики , блок 3 пам ти, узел 4 сравнени , блок 5 определени  режима работы, блок 6 определени  переполнени , блок 7 управлени , входы 8-10 устройства , входные-выходные ршны 11 и 12 устройства, выходы 13 и 14 устройства , входы 15-18 блоков 3 и 6, выход 19 узла сравнени , выходы 20 и 21 блока определени  режима работы выходы 22-29 блоков 6 и 7.

Блок 6 определени  переполнени  предназначен дл  определени  момента заполнени  блока 3 пам ти данными и содержит первый 30 и второй 31 элементы И-ИЛИ и триггер 32.

Блок 5 определени  режима работы (фиг. 3) предназначен дл  выработки сигналов, разрешающих запись байтов данных в блок 3 пам ти или чтение данных из него. Клок 5 содержит триггер 33, первый 34 и второй 35 элементы И-ИЛИ.

Блок 7 управлени  предназначен дл  управлени  работой устройства и содержит первый 36 и второй 37 элементы И-ИЛИ, первый 38 и второй 3 триггеры, генератор 40 импульсов, дев тый 41, дес тый 42, одиннадцатый 43, двенадцатый 44, тринадцатый 43, четырнадцатый 46, первый 47, второй 48, третий 49, четвертый 50, п тый 51, шестой 52, седьмой 53, восьмой 54 элементы И, второй 55 и первый 56 элементы ИЛИ, элемент НЕ 57, выходы 58 и 59 генератора 40 импульсов.

Блок 3 пам ти предназначен дл  временного хранени  байтов данных, поступающих в него по первой 11

или второй 12 входной-вькодной шинам устройства, реализован на микросхеме К1800РП6 и содержит первый 60 и второй 61 усилители считывани , первый 62 и второй 63 регистры, первый 64 и второй 65 формирователи записи, матрицу 66 пам ти двойного доступа, первый 67 и второй 68 формирователи шин. Первый 15 и второй 17 входы блока соединены соответственно с первым и вторым входами матрицы 66 пам ти. Третий 24 и четвертый 25 входы блока соединены с вторыми входами соответственно второго 65 и первого 64 формирователей записи, выходы которых соединены соответственно с четвертым и третьим входами матрицы 66 пам ти. П тый 26 и шестой 27 входы блока соединены с вторыми входами соответственно первого 62 и второго 63 регистров, выходы которых соединены с вторыми входами соответственно первого 67 и второго 68 формирователей шин. Седьмой 28 и восьмой 29 входы блока соединены с первыми входами соответственно второго 68 и первого 67 формирователей шин. Выход первого формировател  67 шин соединен с первым входом первого формировател  64 записи и с первой входной-выходной шиной 11 блока. Выход формировател  68 шин соединен с первым входом второго формировател  65 записи и с второй входной-выходной шиной 12 блока. Первый и второй выходы матрицы 66 пам ти соединены с входами соответственно первого 60 и второго 6.1 усилителей считывани , выходы которых соединены с первыми вxoдa m соответственно первого 62 и второго 63 регистров.

Устройство дл  обмена данными работает следующим образом.

Устройства, обменивающиес  информацией , например ОП и ВУ, используют двухадресный блок 3 пам ти дл  временного хранени  передаваемых данных . Перва  входна -выходна  шина 11 и первый счетчик 1 используютс  оперативной пам тью соответственно дл  записи-считывани  данных и дл  адресации блока 3 пам ти. Втора  входна -выходна  шина 12 и второй счетчик 2 используютс  аналогично внешним устройством.

Таким образом, и ОП и ВУ могут считать и писать данные в блок 3 пам тп одновременно по .разным адресам и шниам независимо друг от друга. Причем, если одна шина работает в режиме записи, то втора  шина в режиме чтени . Режим работы шин 11 и 12 (запись или чтение) определ ет сигнал выбор направлени  передачи данных, поступающий через первый вход 8 устройст ва на информационный вход блока 6 определени  переполнени  и первый вход блока 7 управлени . Единичное значение этого сигнала определ ет направление передачи данных из ВУ в ОП. При этом перва  шина 11 устройства работает в режиме чтени  x.j ира  iiiHita 12 - в режиме записи. При этом блок 7 управлени  вырабаты вает на своем дев том выходе 29 сиг нал, поступающий на второй вход раз решени  выдачи блока 3 пам ти и раз реигающий выдачу содержимого первого регистра 62 блока 3 пам ти на шину Нулевое значение сигнала .на первом входе 8 устройства определ ет направление передачи данных из ОП Б ВУ. При этом перва  шина 11 устро ства работает в режиме записи, а втора  шина 12 - в режиме чтени . При этом блок 7 управлени  вырабатывает на своем восьмом выходе 28 сигнал, поступающий на первый вход разреиюни  блока 3 пам ти и ра.зрешающий выдачу содержимого втсфого регистра 63 блока 3 пам ти на шину 12. Рассмотрим работу устройства, на пример, в режиме передачи данных из ВУ в ОП. По запросу, поступающему из ВУ через вход 9 запроса устро ства на второй вход блока 7 управлени  при наличии на выходе 20 сигнала разрешени  записи, вьфабатывае мого блоком 5 разрешени  записи-чте ни  и поступающего на четвертый вход блока 7 управлени , блок 7 выр батывает на выходе 24 сигнал записи информации с шины 12, по котором информаци  с шины 12 записываетс  в блок 3 пам ти по адресу, поступаю щему с входа 17 счетчика 2 на второй адресный вход блока 3 пам ти. .После этого блок 7 управлени  вырабатывает сигнал модификации адреса, по которому содержимое счетчика 2 увеличиваетс  на +1. Одновременно сигнал модификации адреса поступает на второй управл ющий выход 14 устройства, сообща  ВУ, что данные прин ты в устройство и их можно снимать с шины 12. Аналогичным образом в блок 3 пам ти записываютс  следующие байты данных. Параллельно с процессом записи данных в блок 3 пам ти по запросам из ОП происходит процесс считывани  записанных данных из блока 3 пам ти и передачи их в ОП. Запрос из ОП поступает через вход 10 запроса устройства на третий вход блока 7 управлени . Блок 7 управлени  при наличии на выходе 21 сигнала разрешени  чтени , вырабатываемого блоком 5 определени  чтени -записи и поступающего на п тый вход блока 7 управлени , вырабатывает на выходе 26 сигнал чтени  данных на шину 11, по которому в первый регистр 62 блока 3 пам ти заноситс  информаци  из  чейки матрицы 66 пам ти, адрэс которой определ етс  содержимым счетчика 1, поступающим на первый адресный вход 15 блока 3 пам ти. Содержимое регистра 11 передаетс  на шину 11. После этого блок 7 управлени  выра-. батывает сигнал модификации адреса, по которому содержимое счетчика 1 увеличиваетс  на +1. Одновременно сигнал модификатдаи адреса поступает на первь)й управл ющий выход 14 устройства, сообща  ОП, что на ши|не 11 наход тс  данные, которые можно записать в ОП. Аналогичным образом из. блока 3 пам ти считываютс  остальные байты данных, ранее записанные в него с шины 12. В режиме передачи данных из ОП в ВУ по запросам, поступающим на вход 10 запроса устройства из ОП, блок 7 управлени  вырабатывает на своем п том выходе 25 сигналы записи информации с шины 11, по которым информаци  с шины 11 записываетс  в блок 3 пам ти по адресу, поступающему с выхода счетчика 1 на первый адресный вход блока 3 пам ти. По запросам, поступающим на вход 9 запроса устройства из БУ, блок 7 управлени  вьфабатывает на своем седьмом вг.тходе 27 сигналы чтени  данных на шину 12, по которым во второй регистр 63 блока 3 пам ти заноситс  информаци  из  чейки матрицы 66 пам ти, адрес которой определ етс  содержимым счетчика 2, поступаю1дим на второй адресный вход 17 блока пам ти. Модификаци  счетчиков 1 и 2 и выработка ответных сигналов на вы ходах 13 и 1i в СП и в ВУ производи с  так же, как и в режиме передачи данных из ВУ в ОТТ. В начальный момент времени содер жимое счетчиков 1 и 2 равно нулю. Разр дность счетчиков такова, что по достижении переполнени  они внов адресуют нулевую  чейку 3 пам ти. Блок 6 определени  переполнени  устанавливает на выходе 22 сигнал переполнени  в тот момент времени, когда счетчик, адресующий  чейку пись данных, вырабатывает сигнал переполнени . Сигнал переполнени  сбрасываетс  в тот момент времени, когда счетчик, адресующий  чейку пам ти, из которой производитс  счи тывание данных, вырабатывает сигнал переполнени . Блок 5 определени  режима работы дл  выработки сигналов разрешени  записи и разрешени  чтени  анализирует сигналы на выходах 19 и 22 с выходов узла 4 сравнени  и блока определени  переполнени  дл  предот вращени  записи данных в зан тую  чейку и чтени  данных из пустой  чейки г блока 3 пам ти. При этом возможны три ситуации (фиг. 6). Ситуаци  1. Адрес считывани  не равен адресу записи, т.е. обращ ние к блоку 3 пам ти дл  записи и считывани  производитс  по разным адресам. В этом случае на выходе 1 узла 4 сравнени  сигнал отсутствуе и блок 5 определени  режима работы вырабатывает на выходе 20 сигнал разрешени  записи и на выходе 21 сигнал разрешени  чтени  независимо о состо ни  выхода 22 блока 6 определ ни  переполнени , позвол   одновре менно записывать данные в блок 3 п м ти и считывать из него ранее зап санные данные. Си- уаци  2. Адрес записи равен адресу считывани  (имеетс  единичн сигнал на выходе 19 узла 4 сравнени и отсутствует сигнал на выходе 22 блока 6 переполнени . Это означает что все данные, ранее записанные в блок 3 пам ти, уже прочитаны из него. Поэтому блок 5 определени  режима работы вырабатывает в этом случае только сигнал разрешени  записи . Ситуаци  3. Адрес записи равен адресу считывани  (имеетс  единичный сигнал на вьгходе 19 узла 4 сравнени ) и присутствует единичный сигнал на выходе 22 блока 6 переполнени . Это означает, что блок 3 пам ти полностью заполнен данными и записывать новые данных некуда. В этом случае блок 5 определени  режима работы вырабатывает только сигнал разрешени  считывани  . В первой ситуации (фиг. 6) при наличии сигналов разрешени  записи 20 и разрешени  чтени  21 и по влении запросов 9 и 10 по синхроимпульсу 23 устанавливаютс  в единичное состо ние триггер 38 режима записи и триггер 39 режима чтени . Блок 7 управлени  в ответ на установку триггера 38 вьщает сигнал 24 записи информации с шины 12 в матрицу 66 пам ти и сигнал 14 дл  модификации второго счетчика 2 на +1 и сброса обслуженного запроса 9, а по триггеру 39 - сигнал 26 чтени  информации на шину 11 и сигнал 13 дл  модификации первого счетчика 1 на +1 и сброса запроса 10. Во второй ситуации в единичное состо ние устанавливаетс  только триггер 38 режима записи, а триггер 39 режима чтени  не устанавливаетс , так как отсутствует сигнал 21 разрешени  чтени . В результате обслуживани  запроса 9 сбрасываетс  сигнал 19, так как адреса станов тс  различными и по вл етс  сигнал 21 разрешени  чтени , позвол   установить триггер 39 режима чтени  дл  обслуживани  запроса 10. В третьей ситуации первым обслуживаетс  запрос 10, а затем запрос 9. Блок 6 определени  переполнени  работает следующим образом. В режиме передачи данных из ВУ в ОП (единичный сигнал на входе 8 блока) по сигналу переноса из счетчика 2, поступающему на вход 18 блока, устанавливаетс  триггер 32, вырабатыва  сигнал 22 9ереполнени . По сигналу переноса из счетчика 1, поступающему на вход 16 блока, триггер 32 сбрасываетс  и сигнал 22 переполнени  снимаетс . В режиме передачи данных из ОП в ВУ (отсутствие единичного сигнала на входе 8 блока) триггер 32 устанавливаетс  по сигналу переноса из счетчика 1, поступающему на вход 16 блока, а сбрасываетс  по си налу переноса из счетчика 2, поступающему на вход 18 блока. Блок 5 определени  режима работы работает следующим образом. При отсутствии сигнала равенства адресо поступаюп1его на вход 19 блока, по заднему фронту синхросигнала, вырабатываемого блоком 7 управлени  и поступающего на выход 23 блока, три гер 33 устанавливаетс  в нулевое состо ние. По нулевому состо нию триггера 33 элементы И-ИЛИ 34 и 35 7зырабатывают сигналы разрешени  записи и разрешени  чтени , поступа щие на выход блока. Таким образом, если адреса записи и чтени  не равны , разрешаетс  одновременное обращение к блоку 3 пам ти и одновремен ное вьтолнение операций чтени  и записи. При наличии сигнала равенства адресов на входе 19 блока по переднему фронту синхросигнала, поступаю щего на вход 23 блока, устанавливае с  триггер 33. По установленному триггеру 33 и наличию сигнала переполр ен ш , поступающего -на. вход блока , вырабатываетс  только сигнал 21 разз ешени  чтени . По установленному триггеру 33 и отсутствию сигнала пе реполнени  вырабатываетс  только сигнал 20 разрешени  записи. Блок 7 управлени  работает следую щим образом. Б режиме передачи данньк из ВУ в ОП (единичный сигнал на входе 8 блока) вырабатываетс  сигнал 29 разрешени  вьщачи. информации на шину 11. При наличии запроса, приход щего из ВУ на вход 9 блока, и сигнала разрешени  записи, приход  щего 1га вход блока, по синхросигналу 23 устанавливаетс  тоиггер 38. Одновременно синхросигнал 23 поступа ет через первый выход блока на синхронизируюрдий вход блока 5 определени  режима работы. По установленному триггеру 38 и синхросигналу 58, вырабатываемому генератором 40 синхроимпульсов элементы И 43 и 47 вырабатывают сигнал 24 записи информации в блок 3 пам ти с шины 12. По синхросигналу 59, вырабатываемому генератором 40 импульсов, элементы И 44, 49 и элемент РШИ 55 вырабатывают сиг нал 14, по которому модифицируетс  счетчик 2. Одновременно сигнал 14 поступает в ВУ, сообща  ему, что байт данньх записан в блок 3 пам ти . По этому сигналу ВУ с некоторой задержкой снимает запрос 9, По следующему синхросигналу 23 сбрасываетс  триггер 38. При наличии запроса, приход щего из ОП на вход 10 блока, и при наличии сигнала разрешени  чтени , приход щего на вход 21 блока, устанавливаетс  триггер 39. По установленному триггеру 39 и синхросигналу 58 элементы И 46 и 53 вырабатывают сигнал 26 чтени  информахщи из блока 3 пам ти на шину 11. По синхросигналу 59 элементы И 45 и 51 и элемент ИЛИ 56 вырабатывают сигнал 13, по которому модифицируетс  счетчик 1, Одновременно сигнал 13 поступает в ОП, сообща  ей, что байт находитс  на шине 11. По этому сигналу ОП с некоторой задержкой снимает запрос 10. По следующему синхросигналу 23 сбрасываетс  триггер 39. В режиме передачи данных из ОП в ВУ (нулевой сигнал на входе 8 блока ) на вьЬсоде 28 вырабатываетс  сигнал разрешени  вьщачи информации на щину 12. При наличии запроса, приход щего из ОП на вход 10 блока, и сигнала разрешени  записи, приход щего на вход 20, по синхросигналу 23 устанавливаетс  триггер 38, По установленному триггеру 38 и синхросигналу 58 элементы И 43 и 48 вырабатывают на выходе 25 сигнал записи информации в блок 3 пам ти с шины 11, По синхросигналу 59 элементы И 44 и 50 и элемент ИЛИ 56 вырабатывают сигнал 13, по которому модифи1щруетс  счетчик 1. Одновременно сигнал 13 поступает в ОП, сообща  ей, что байт данных записан в блок 3 пам ти. При наличии запроса, приход щего из ВУ на вход 9, и сигнала разрешени  чтени , приход щего на вход 21 блока, по синхросигналу 23 устанавливаетс  триггер 39. По установленному триггеру 39 и синхросигналу 58 элементы И 46 и 54 вырабатывают на выходе 27 чтени  информации из блока 3 / пам ти на шину 12. По синхросигналу 59 элементы И 42 и 52 и элемент ИЛИ 55 вырабатывают сигнал 14, по которому модифицируетс  счетчик 2. Одновременно сигнал 14 поступает в БУ, сообща  ему, что байт данных находит с  на т}ше 12. Блок 3 пам ти работает следующим образом. В режиме передачи данных из ВУ в ОП на выходе 29 присутствует сигнал разрешени  выдачи данных на шину 11 и отсутствует на выходе 28 сигнал разрешени  вьщачи данных на ну 12. По сигналу, поступающему на выход 24 блока, формирователь 65 за писи разрешает запись данных с шины 12 в матрицу 66 пам ти двойного доступа по адресу, поступающему на вход 17 блока. Информаци  из  чейки матрицы 66 пам ти двойного доступа, адрес которой поступает на вход 15 блока, через усилитель 6 считывани  поступает на вход регист ра 62 и по сигналу, поступающему на вход 26 блока, записываетс  в регистр 62. Затем из регистра 62 через формирователь 67 шин информаци  поступает на шину 11. В режиме передачи данных из ОП в ВУ на выходе 28 присутствует сигнал и на выходе 29 отсутствует. По сигналу, поступающему на вход 25 блока формирователь 64 записи разрешает запись данных с шины 11 в ма рицу 66 пам ти двойного доступа по адресу, поступающему на вход 15 блока. Информаци  из матрицы 66 пам ти двойного доступа, адрес котор поступает на вход 17 блока, через усилитель 61 считывани  поступает

г , / )6

22

9- W

.8

13

п

г-1

2| г

21

75

2Ч 25. 1.

27

Ж1 23

JL а вход регистра 63 и по сигналу, оступающему на вход 27 блока, записываетс  в регистр 63. Затем из регистра 63 через формирователь 68 шин информаци  поступает на шину 12. Особенностью блока 3 пам ти  вл етс  то, что он позвол ет одновременно и независимо друг от друга производить обращение, к матрице 66 пам ти двойного доступа с шин 11 и 12. Применение данного изобретени  позволит повысить пропускную способность блок-мультиплексных ипи селекторных каналов, так как при выполнении операции ввода данных одновременно записываютс  в блок пам ти байты данных из интерфейса ввода-вывода и считываютс  из блока пам ти в оперативную пам ть ранее записанные данные, а при выполнении операции вывода данных одновременно записываютс  в блок пам ти байты данных из оперативной пам ти и считываютс  из блока пам ти в интерфейс вводавывода ранее записанные данные. Кроме того, наличие возможности одновременного обращени  к блоку пам ти по двум шинам упрощает структуру блока управлени . Поэтому затраты оборудовани  на реализацию данного устройства меньше, чем затраты оборудовани  на реализацию известного.

12

Я

Claims (3)

1. УСТРОЙСТВО ДЛЯ ОБМЕНА ДАННЫМИ МЕЖДУ ОПЕРАТИВНОЙ ПАМЯТЬЮ И ВНЕШНИМ УСТРОЙСТВОМ, содержащее узел сравнения, блок памяти и два счетчика, причем первый и второй информационные входы-выходы блока памяти соединены соответственно с информационными шинами оперативной памяти и внешнего устройства, выходы первого и второго счетчиков соединены с первым и вторым адресными входами блока памяти соответственно, отличаю ще еся тем, что, с целью повышения быстродействия, в него введены блок определения переполнения, блок определения режима работы, блок управления, причем первым и второй выходы блока управления соединены со счетными входами и второго счетчиков и управляющими входами оперативной памяти и внешнего устройства соответственно, управляющий вход блока определения переполнения соединен с первым входом блока управления и является входом выбора направления обмена устройства, второй и третий входы блока управления соединены с выходами запроса внешнего устройства и оперативной памяти соответственно, при этом выходы первого и второго счетчиков соединены с первым и вторым входами узла сравнения соответственно, выход которого соединен с информационным входом блока определения режима работы, выхо- . ды разрешения записи и считывания которого соединены с четвертым и пятым входами блока управления соответственно, третий выход которого соединен с синхровходом блока определения режима работы, вход переполнения которого соединен с выходом блока определения переполнения, первый и второй информационные входы которого соединены с выходами переполнения первого и второго счетчиков соответственно, четвертый, пятый, шестой, седьмой, восьмой и девятый выходы блока управления соединены с первым и вторым входами записи, первым и вторым входами чтения, первым и вторым входами разрешения выдачи блока памяти соответственно, при этом блок управления содержит генератор импульсов, два триггера, два элемента И-ИЛИ, четырнадцать элементов И, два элемента ИЛИ и элемент НЕ, причем первый и второй входы первого и второго элементов И-ИЛИ соединены с первыми входами первого, второго, третьего, четвертого, пятого, шестого, седьмого, восьмого элементов И, входом элемента НЕ и являются первым входом и девятым выходом блока управления, третьи входы первого и второго элементов И-ИЛИ образуют второй вход блока управления, четвертые входы первого и второго элементов ИИЛИ образуют третий вход блока управ

8060811™ OS ления, первые входы девятого и десятого элементов И являются четвертым и пятым входами блока управления соответственно, выходы первого и второго элементов ИЛИ являются первым и вторым выходами блока управления соответственно, первый выход генератора импульсов соединен с синхровходами первого и второго триггеров и является третьим выходом блока управления,выходы первого, второго, седьмого, восьмого элементов И и элемента НЕ являются четвертым, пятым, шестым, седьмым, восьмым выходами блока управления соответственно, при этом в блоке управления выход первого элемента И-ИЛИ соединен с вторым входом девятого элемента И, выход которого соединен с информационным входом первого триггера, единичный выход которого соединен с первыми входами одиннадцатого и двенадцатого элементов И, выход которого соединен с вто рыми входами третьего и четвертого элементов И, выход которого соединен с первым входом первого элемента ИЛИ, второй вход которого соединен с выхо дом пятого элемента которого соединен с цатого элемента И и шестого элемента И,

И, второй вход выходом тринадвторым входом выход которого соединен с первым входом второго элемента ИЛИ, второй вход которого соединен с выходом третьего элемента И, нулевой выход первого триггера сое динен с третьим входом девятого элемента И, выход второго элемента ИИЛИ соединен с вторым входом десятого элемента И, выход которого соединен с информационным входом второго триггера, единичный выход которого соединен с первыми входами тринадцатого и четырнадцатого элементов И, выход которого соединен с вторыми входами седьмого и восьмого элементов И, нулевой выход второго триггера соединен с третьим входом десятого элемента И, второй выход генера тора импульсов соединен с вторыми входами четырнадцатого и одиннадцатого элементов И, выход которого соединен с вторыми входами первого и второго элементов И, третий выход генератора импульсов соединен с вторыми входами двенадцатого и тринадцатого элементов И.

2. Устройство по п. 1, отличающееся тем, что блок определения переполнения содержит два элемента И-ИЛИ и триггер, причем первый и второй входы первого и второго элементов И—ИЛИ являются управляющим входом блока определения переполнения, третьи и четвертые входы первого и второго элементов И-ИЛИ являются первым и вторым информационными входами блока определения переполнения, выход триггера является выходом блока определения переполнения, при этом в блоке определения переполнения единичный и нулевой входы триггера соединены с выходами первого и второго элементов И-ЙПИ соответственно.

3. Устройство по п. 1, отличающееся тем, что блок определения режима работы содержит триггер и два элемента И-ИЛИ, причем информационный и синхронизирующий входы триггера являются информационным и синхронизирующим входами блока определения режима работы соответственно, первые входы первого и второго элементов И-ИЛИ являются входом переполнения блока определения режима работы, выходы первого и второго элементов И-ИЛИ являются выходами разрешения записи и считывания блока определения режима работы соответственно, при этом в блоке определения режима работы единичный выход триггера соединен с вторыми входами первого и второго элементов И-ИЛИ, третьи входы которых соединены с нулевым выходом триггера.

1 1180908