KR940009823B1 - 컴퓨터 시스템의 어드레스 확장로직 - Google Patents
컴퓨터 시스템의 어드레스 확장로직 Download PDFInfo
- Publication number
- KR940009823B1 KR940009823B1 KR1019920002663A KR920002663A KR940009823B1 KR 940009823 B1 KR940009823 B1 KR 940009823B1 KR 1019920002663 A KR1019920002663 A KR 1019920002663A KR 920002663 A KR920002663 A KR 920002663A KR 940009823 B1 KR940009823 B1 KR 940009823B1
- Authority
- KR
- South Korea
- Prior art keywords
- address
- logic
- microprocessor
- lad
- adc
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Microcomputers (AREA)
Abstract
내용 없음.
Description
제 1 도는 이 발명의 어드레스 확장로직에서 샘플링 어드레스 발생부의 실시예도.
제 2 도는 이 발명에서 제 1 도의 출력에 이어져서 확장된 어드레스를 출력하는 어드레스 카운터부의 실시예도.
제 3 도는 제 1 도 및 제 2 도의 동작타이밍 챠트이다.
* 도면의 주요부분에 대한 부호의 설명
11 : 샘플링 어드레스 발생부 12 : 어드레스 카운터부
I1∼I7 : 인버터 N1∼N4,N5∼Na : 낸드게이트
CT1∼CT6 : 카운터
이 발명은 컴퓨터 시스템에서 어드레스를 확장하여 사용할 수 있도록 한 어드레스 확장로직에 관한 것으로서, 보다 상세하게는 8비트 출력의 마이크로 프로세서로 4M 비트 단위의 폰트롬등을 억세스할때에 어드레스를 선택하는데 따른 시간적 손실과 처리소프트웨어의 증가에 따른 부담을 피할 수 있도록 설계된 어드레스 확장로직에 관한 것이다.
사무자동화기기등에 사용되는 마이크로 프로세서와 그 주면로직간에는 각종 데이타 및 어드레스를 인터페이스하기 위한 인터페이스 수단이 구비되있다.
또, 상기 마이크로 프로세서가 8비트 단위의 어드레스 지정단을 가지고 있다면 임의 메가비트 단위 또는 그 이상의 기억용량을 가진 폰트롬등이 접속사용되어질때는 이들의 어드레스를 지정하기 위한 메모리 어드레스의 확장을 필요하게 하거나 또는 이들을 8비트 단위로 선택하는 시스템의 시간적 손실과 처리 소프트웨어의 부담을 피하기 어려운 것이었다.
그러나, 종래 기술에서는 상기와 같은 상황에서 적절히 대처할 수 있는 어드레스 확인 인터페이스로직이 마련되어 있지 않아 시스템의 효율저하를 불가피하게 부담하여야 하는 불리한 문제점이 있었다.
이와같은 문제점을 해결하기 위한 이 발명은 종래의 상기와 같은 문제점을 개선할 수 있도록 시스템 마이크로 프로세서에 대한 주변로직의 어드레스를 용이하며 간단하게 확장사용할 수 있는 어드레스 확장로직을 제공코져 한 것이다.
이와같은 목적을 달성하기 위한 이 발명은, 시스템 마이크로 프로세서의 어드레스 출력과 구동클럭으로 주변메모리의 어드레스를 확장하여 사용할 수 있도록 셈플링 신호인 낮은 차수 어드레스신호, 중간차수 어드레스신호, 높은 차수 어드레스신호 및 어드레스카운터부 구동의 어드레스 카운트신호를 각기 생성하는 샘플링 어드레스 발생부와, 이 어드레스 발생부의 소정출력에 액티브되어 주변 메모리의 어드레스를 증가모드로 소정수만큼 지정하는 어드레스 카운터부로 된 컴퓨터 시스템의 어드레스 확장로직에 그 특징이 있다.
이하에서 이 발명의 실시예에 대하여 첨부된 도면에 의해 상세히 설명하면 다음과 같다.
즉, 제 1 도는 이 발명에 의한 어드레스 확장로직을 이루는 샘플링 어드레스 발생부(11)를 나타내었다.
여기서는, 시스템 마이크로 프로세서의 어드레스 출력으로부터 각기 낮은 차수 어드레스(LAD)와, 중간차수 어드레스(MAD) 및 높은차수 어드레스(HAD)와, 어드레스 카운터부(12)측의 어드레스 카운터신호(ADC)를 각기 샘플링 생성하는 다수 인버터(I1∼I7)와 11비트 입력의 다수 낸드게이트(N1∼N4)로 되있고, 이 낸드게이트(N1∼N4)의 11개 입력에는 시스템 마이크로 프로세서의 AØ, A1, A8∼A15 및 동기유지의 클럭(CK) 신호단이 연결되있다. 또, 상기 샘플링 어드레스 발생부(11)의 출력에는 상기 샘플링 어드레스 LAD, MAD, HAD와 어드레스 카운트신호(ADC)를 입력받아 각 샘플링 비트마다 n개의 메모리 어드레스를 생성하는 카운터(CT1∼CT6)와 낸드게이트(N5∼ N9)로직을 포함한 어드레스 카운터부(12)를 이루고 있다.
이러한 구성의 이 고안의 작용 및 효과는 다음과 같다.
즉, 이 발명은 주변메모리의 어드레스를 생성할 수 있도록 마이크로 프로세서의데이타 버스값을 이용하여 어드레스 확장을 꾀할 수 있다.
여기서는, 마이크로 프로세서의 특정 어드레스 버스의 샘플링 디코딩에 의해 샘플링 이네블의 어드레스신호 낮은차수 LAD, 중간차수 MAD, 높은차수 HAD신호를 생성하고, 한편으로는 어드레스 확장을 위한 어드레스 카운터부(12)의 어드레스 카운트신호(ADC)를 각기 샘플링 어드레스 발생부(11)에서 생성한다.
이때의 샘플링신호 LAD, MAD, HAD, ADC는 일예로 다음과 같이 생성한다.
여기서 CK는 마이크로 프로세서의 동작클럭으로서, 이것을 상기 어드레스와 디코딩하므로서 이들 신호가 동기화될 수 있는 것이고, LAD, MAD, HAD는 각기 주변메모리에 어드레스를 로드할 때 데이타버스가 8비트이므로 이 8비트 단위로 어드레스를 로드하도록 스트로브신호로 이용할 수 있도록 한 것이다.
따라서, 상기와 같은 샘플링 어드레스신호 LAD, MAD, HAD와 카운트신호 ADC는 제 1 도 예의 샘플링 어드레스 발생부(11)에서 생성되는 것이고 여기서는, 인버터(I1∼I7)와 낸드게이트(N1∼N4)의 논리조합에 의해 상기 신호를 생성할 수 있는 것이다.
한편, 상기 샘플링 어드레스 발생부(11)에서 출력된 LAD, MAD, HAD, ADC신호는 제 2 도 예의 어드레스 카운터부(12)로 입력되고, 여기서는 각기 8비트 단위로 어드레스를 로드할 수 있도록 카운터(CT1∼CT6)와 낸드게이트(N5∼N9)로 순서 논리조합을 행하게 되는 것이다.
일예로, 마이크로 프로세서에서 어드레스버스와 데이타버스의 출력비트가 각기 A15∼A8, A1, AØ는 논리 Ø1ØØØØ11ØØ이고 데이타는 FD는 D1∼DØ라 가정하면, 샘플링 어드레스 발생부(11)에선 그 출력이 LAD만 클럭(CK)과 동기되어 논리 Ø가 된다.
이에 의해 어드레스 카운터부(12)에선 카운터(CT1), (CT2)의 로드단에 논리 Ø가 가해져서 카운터(CT1), (CT2)는 액티브되며, 그 시점에서 데이타버스의 D7∼DØ값이 로드된다.
따라서, 이때는 MA7∼MAØ에 FD값이 로드되는 것이다.
같은 원리로, 카운터(CT3), (CT4), (CT5), (CT6)에 의해서는 각기 MAD와 HAD에 상응하는 값이 로드된다. 여기서는 MAD가 액티브되면 16진으로, FF, HAD가 액티브될때는 16진수 ØF가 로드되었다면 주변메모리를 액세스하기 위해 메모리 어드레스버스 MA23∼MAØ에는 16ØFFFFØ가 로드되는 것이다.
또, 칩 이네블이나 칩 스트로브가 필요한 경우는 최상위 비트를 이용하거나 상기와 같은 방법으로 카운터를 추가하여 확장된 어드레스버스를 이용하면 되는 것이다.
그리고, 상기 로직 시스템에서 한번 어드레스가 로드되면 그 다음부터는 ADC에 의해 어드레스가 자동증가하게 된다.
여기서는, 마이크로 프로세서가 A15∼A8, 1, AØ는 논리 Ø1ØØØØ1111을 출력할 때 ADC가 클럭(CK)과 동기되어 액티브되고, 이것이 카운터(CT1)의 클럭으로제공되면 4비트 카운터인 카운터(CRT1)는 MAØ∼MA3의 어드레스값을 1씩 증가시키에 되는 것이다.
또, MAØ∼MA3값이 F에서 Ø로 바뀔때는 낸드게이트(N5)의 출력이 논리 Ø에서 논리 1로 바뀌고, 이것이 카운터(CT2)의 클럭으로 입력되어 동일한 증가모드로 어드레스를 증가시키게 되는 것이다.
또, 다른 카운터(CT3∼CT6)와 낸드게이트(N6∼N9)는 역시 상기 상황에 따른 증가모드로 카운트 출력을 발생시켜 어드레스를 증가시키게 되는 것이다.
그러므로 마이크로 프로세서는 주변메모리를 어드레스 지정할 때 확장된 어드레스를 일일이 지정하지 않더라도 마이크로 프로세서의 1클럭 주기동안 증가된 어드레스의 메모리를 억세스할 수 있는 것이다.
이러한 일련의 동작은 제 3 도와 같은 동작타이밍 챠트를 통하여 좀더 상세히 알 수 있고, 여기서는 어드레스버스와 데이타버스에 의해 LAD, MAD, HAD, ADC등의 생성과 최종주변 메모리측의 MA23∼MAØ의 확장된 어드레스 생성과정을 이것으로부터 알 수 있다.
이와같은 이 발명은 컴퓨터 시스템에서 시스템 마이크로 프로세서가 주변메모리의 어드레스를 확장된 갯수로 지정할 수 있으므로 이러한 시스템의 처리효율과 이용효율을 양호히 증가시킬 수 있는 유익한 특징이 있는 것이다.
Claims (1)
- 시스템 마이크로 프로세서의 어드레스 출력과 구동클럭으로 주변메모리의 어드레스를 확장하여 사용할 수 있도록 샘플링 신호인 낮은차수 어드레스신호(LAD), 중간차수 어드레스(MAD), 높은차수 어드레스 신호(HAD) 및 어드레스 카운터부(12) 구동의 어드레스 카운트 신호(ADC)를 각기 생성하는 샘플링 어드레스 발생부(11)와, 이 어드레스 발생부(11)의 소정출력에 액티브되어 주변메모리의 어드레스를 증가모드로 소정수 만큼 지정하는 어드레스 카운터부(12)와, 로 된 컴퓨터 시스템의 어드레스 확장로직.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920002663A KR940009823B1 (ko) | 1992-02-21 | 1992-02-21 | 컴퓨터 시스템의 어드레스 확장로직 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920002663A KR940009823B1 (ko) | 1992-02-21 | 1992-02-21 | 컴퓨터 시스템의 어드레스 확장로직 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR930018375A KR930018375A (ko) | 1993-09-21 |
| KR940009823B1 true KR940009823B1 (ko) | 1994-10-17 |
Family
ID=19329315
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019920002663A KR940009823B1 (ko) | 1992-02-21 | 1992-02-21 | 컴퓨터 시스템의 어드레스 확장로직 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR940009823B1 (ko) |
-
1992
- 1992-02-21 KR KR1019920002663A patent/KR940009823B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR930018375A (ko) | 1993-09-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5097442A (en) | Programmable depth first-in, first-out memory | |
| US4095283A (en) | First in-first out memory array containing special bits for replacement addressing | |
| CN112164413B (zh) | 电子熔丝电路 | |
| US4473877A (en) | Parasitic memory expansion for computers | |
| JPH07169265A (ja) | 同期式ランダムアクセスメモリ装置 | |
| US6058439A (en) | Asynchronous first-in-first-out buffer circuit burst mode control | |
| KR970016931A (ko) | 고속 이상 또는 등가 비교 회로 | |
| EP0276794B1 (en) | Data input circuit having latch circuit | |
| KR940009823B1 (ko) | 컴퓨터 시스템의 어드레스 확장로직 | |
| US6493794B1 (en) | Large scale FIFO circuit | |
| EP0147103B1 (en) | Mos implementation of shift register latch | |
| US6701396B2 (en) | Data burst transfer circuit, parallel-serial and serial-parallel conversion circuits, and an oscillation circuit | |
| US5379410A (en) | Data generating apparatus generating consecutive data and having a data skip scheme and a method of operating the same | |
| CN112530500B (zh) | 电子熔丝烧入电路以及电子熔丝烧入方法 | |
| JPH0514458B2 (ko) | ||
| US4888685A (en) | Data conflict prevention for processor with input/output device | |
| KR100301653B1 (ko) | 고속 엠티 플래그 발생기 | |
| EP0199890B1 (en) | A self-sequencing logic circuit | |
| US5303359A (en) | Arrangement for simultaneously translating logical page addresses to corresponding real ones in data processing system | |
| EP0945806A1 (en) | Supervisory circuit for semiconductor integrated circuit | |
| US6098164A (en) | Microprocessor with common bus for memory and peripheral circuit having data latch generator | |
| US5101343A (en) | Microprocessor with word memory for selectively processing data | |
| US4153944A (en) | Method and arrangement for buffering data | |
| US5943292A (en) | Address counter circuit and semiconductor memory device | |
| US6154827A (en) | Data processor capable of high speed accessing |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| G160 | Decision to publish patent application | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 19980928 Year of fee payment: 5 |
|
| LAPS | Lapse due to unpaid annual fee |