KR970016931A - 고속 이상 또는 등가 비교 회로 - Google Patents

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로이 차일드 플레이커
로버트 딘 아담스
도날드 알버트 에반스
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제프리 엘. 포맨
인터내셔널 비지네스 머신즈 코포레이션
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Abstract

고속 이상 또는 등가 비교 회로는 NOR 게이트로 입력되는 M개의 배타적-OR 게이트들을 갖는 등가 비교 회로를 포함하는데, M개의 배타적-OR 게이트들의 각 배타적-OR 게이트(N)는, 1≤N≤M이라고 하면, M개의 비트들을 갖는 제1디지털 번호의 N번째 비트 및 M개의 비트들을 갖는 제2디지털 번호의 상응하는 N번째 비트를 입력으로서 수신한다. 각각의 배타적-OR게이트는 제1디지털 번호의 N번째 비트가 제1디지털 번호의 상응하는 N번째 비트와 등가가 아닌 때를 나타내는 N번째 비등가 신호를 출력하여서, NOR 게이트의 출력신호가 제1디지털 번호가 제2디지털 디지털 번호와 같다는 것을 나타낸다. 이 회로는 M개의 NOR 게이트들을 포함하는 이상 비교 회로를 더 포함하는데, M개의 NOR 게이트들의 각 NOR 게이트(N)는, N<P≤M이라고 하면, 제1디지털 번호의 N번째 비트의 보수, 제2디지털 번호의 상응하는 N번째 비트, 및 각 배타적-OR 게이트(P)로부터의 각 비등가 신호 출력을 입력으로서 수신한다. M개의 NOR게이트들은 제1디지털 번호가 제2디지털 번호보다 큰 때를 나타내는 이상 신호를 출력한다. 출력 OR 게이트는 등가 비교 회로로부터는 NOR 게이트 출력 신호를 이상 비교 회로로부터는 모든 이상 신호를 입력으로서 수신하며, 제1디지털 번호가 제2디지털 번호보다 크거나 같다는 것을 나타내는 이상 또는 등가 신호를 출력한다.

Description

고속 이상 또는 등가 비교 회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명의 이상 또는 등가 비교 회로.
제3도는 본 발명의 양호한 실시예에 따른, 2개의 어드레스들의 각 비트에 대한 등가 비교 회로의 개략도.

Claims (8)

  1. 이상 또는 등가 비교 회로에 있어서 : NOR게이트로 입력되는 M개의 배타적-OR게이트들을 포함하고, 상기 M개의 배타적-OR게이트들의 각 배타적-OR게이트(N)는, 1<N≤M이라고 하면, M개의 비트들을 갖는 제1디지털 번호의 N번째 비트 및 M개의 비트들을 갖는 제2디지털 번호의 상응하는 N번째 비트를 입력으로서 수신하고, 상기 제1디지털 번호의 상기 N번째 비트가 상기 제2디지털 번호의 상기 상응하는 N번째 비트와 등가가 아닌 때를 나타내는 N번째 비등가 신호(not-equal)를 출력하며, 상기 NOR 게이트의 출력 신호가 상기 제1디지털 번호가 상기 제2디지털 번호와 같다는 것을 나타내는 등가 비교 회로(equal to compare circuit); M개의 NOR 게이트들을 포함하고, 상기 M개의 NOR 게이트들의 각 NOR게이트(N)는, N<P≤M이라고 하면, 상기 제1디지털 번호의 상기 N번째 비트의 보수, 상기 제2디지털 번호의 상응하는 N번째 비트, 및 각 배타적-OR 게이트(P)로부터의 각 비등가 신호 출력을 입력으로서 수신하며, 상기 제1디지털 번호가 상기 제2디지털 번호보다 큰 때를 나타내는 이상 신호를 출력하는 이상 비교 회로(greater than compare circuit); 상기 등가 비교 회로로부터는 NOR게이트 출력 신호를 입력으로서 수신하고 상기 이상 비교 회로로 부터는 모든 이상 신호를 입력으로서 수신하며, 상기 제1디지털 번호가 상기 제2디지털 번호보다 크거나 같다는 것을 나타내는 이상 또는 등가 신호를 출력하는 출력 OR게이트를 포함하는 것을 특징으로 하는 이상 또는 등가 비교 회로.
  2. 제1항에 있어서, 상기 OR게이트의 상기 출력은 상기 인에이블 신호에 의해 인에이블되는 것을 특징으로 하는 이상 또는 등가 비교 회로.
  3. 제1항에 있어서, 상기 인에이블 신호는 상기 제1 또는 제2디지털 번호의 비트 및 상기 비트의 보수 신호를 갖는 OR 게이트의 출력인 것을 특징으로 하는 이상 또는 등가 비교 회로.
  4. 제1항에 있어서, 상기 게이트들은 다이내믹 로직 게이트(dynamic logic gate)들인 것을 특징으로 하는 이상 또는 등가 비교 회로.
  5. 다이내믹 브랜치 예측을 구현하는 방법에 있어서 : 브랜치 타겟 버퍼에 저장된 어드레스와 마이크로프로세서의 실행 프로그램의 현재 어드레스를 비교하는 단계; 상기 현재 어드레스 내의 상응하는 비트와 등가인 상기 저장된 어드레스의 각 비트에 대한 등가 신호를 발생시키는 단계; 상기 저장된 어드레스의 각 비트가 상기 현재 어드레스의 상기 상응하는 비트보다 큰 경우에, 및 상기 저장된 어드레스의 상기 비트보다 상위의 모든 비트가 상기 현재 어드레스의 상응하는 비트와 등가인 경우, 상기 저장된 어드레스의 상위의 모든 비트들에 대한 모든 등가 신호를 수신함으로써 나타내어지는 것과 같이, 상기 저장된 어드레스의 각 비트에 대한 이상 신호를 동시에 발생시키는 단계; 모든 비트들에 대해서 등가 신호가 발생하는 경우, 또는 이상 신호가 발생하는 경우 이상 또는 등가 신호를 발생시키는 단계; 및 이상 또는 등가 신호가 발생한 경우, 상기 브랜치 타겟 버퍼에 저장된 상기 어드레스와 관련된 데이터를 검색하는 단계를 포함하는 것을 특징으로 하는 다이내믹 브랜치 예측을 구현하는 방법.
  6. 제5항에 있어서, 이상 또는 등가 신호를 발생시키는 상기 단계는 상기 저장된 어드레스의 비트가 이 비트의 보수 신호와 등가가 아닌 기간 동안에 발생하는 것을 특징으로 하는 다이내믹 브랜치 예측을 구현하는 방법.
  7. 다이내믹 브랜치 예측을 위한 시스템에 있어서, 브랜치 타겟 버퍼 내에 저장된 어드레스와 마이크로프로세서 내의 실행 프로그램의 현재 어드레스를 비교하는 비교 수단; 상기 현재 어드레스 내의 상응하는 비트와 등가인 상기 저장된 어드레스의 각 비트에 대한 등가 신호를 발생시키는 수단; 상기 저장된 어드레스의 각 비트가 상기 현재 어드레스의 상기 상응하는 비트보다 큰 경우에, 및 상기 저장된 어드레스의 상기 비트보다 상위의 모든 비트가 상기 현재 어드레스의 상응하는 비트와 등가인 경우, 상기 저장된 어드레스의 모든 비트들에 대한 모든 등가 신호를 수신함으로써 나타내어지는 것과 같이, 상기 저장된 어드레스의 각 비트에 대한 이상 신호를 동시에 발생시키는 수단, 모든 비트들에 대해서 등가 신호가 발생하는 경우, 또는 이상 신호가 발생하는 경우 이상 또는 등가 신호를 발생시키는 수단; 및 이상 또는 등가 신호가 발생한 경우, 상기 브랜치 타겟 버퍼에 저장된 상기 어드레스와 관련된 데이터를 검색하는 수단을 포함하는 것을 특징으로 하는 다이내믹 브랜치 예측을 위한 시스템.
  8. 제7항에 있어서, 이상 또는 등가 신호를 발생시키는 상기 수단은 상기 저장된 어드레스의 비트가 이 비트의 보수 신호와 등가가 아닌 동안에 상기 이상 또는 등가 신호를 출력하도록 인에이블되는 것을 특징으로 하는 다이내믹 브랜치 예측을 위한 시스템.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019960033153A 1995-09-15 1996-08-09 고속 이상 또는 등가 비교 회로 KR100232514B1 (ko)

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