KR100258870B1 - 2진 비교회로 - Google Patents

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KR100258870B1
KR100258870B1 KR1019970073463A KR19970073463A KR100258870B1 KR 100258870 B1 KR100258870 B1 KR 100258870B1 KR 1019970073463 A KR1019970073463 A KR 1019970073463A KR 19970073463 A KR19970073463 A KR 19970073463A KR 100258870 B1 KR100258870 B1 KR 100258870B1
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Abstract

본 발명은, 두개의 2진수 A,B를 비교하는 2진 비교회로에 관한 것으로, 서로 직렬 연결되어 2진수 A,B의 각 비트가 같은지를 비교하는 다수의 등가판별패스게이트(Equality Check Pass Gate; ECPG)(Eo-E3)와, 두개의 저항소자(P1,P2)와, 두개의 인버터(INV31,INV32)와, 다수의 스위칭 트랜지스터로 구성함으로써, 간단한 구성으로 짧은 시간에 두 2진수A, B의 비교된 결과( A〉B, 또는 A=B 또는 A〈B )를 얻을 수 있다.

Description

2진 비교회로
본 발명은, 2진 비교회로에 관한 것으로, 특히 간단한 구성으로 짧은 시간에 두개의 2진수를 비교할 수 있는 2진 비교회로에 관한 것이다.
본 명세서에서는 2진수 A=anan-1. . . ao와 B=bnbn-1. . . bo를 비교하며, 비트 수가 4, 즉 n이 3일 경우를 예로든다.
도 1은 종래 전가산기를 사용한 2진 비교기의 구성도로서, 2진수 B의 각 비트 (b3, b2, b1, b0)의 논리상태를 각각 반전하는 4개의 인버터(INV3, INV2, INV1, INV0)와, 그 인버터(INV3, INV2, INV1, INV0)의 출력 및 2진수 A의 각 비트(a3,a2,a1,a0)를 각각 입력받는 전가산기(ADD3, ADD2, ADD1, ADD0)와, 그 전가산기(ADD3, ADD2, ADD1, ADD0)의 출력을 각각 반전하는 인버터(INV13, INV12, INV11, INV10)와, 그 인버터(INV13, INV12, INV11, INV10)의 출력을 엔드 조합하는 엔드게이트(AND10)로 구성되며, LSB 쪽의 전가산기(ADD0)의 올림수(carry) 입력은 항상 1이며, MSB 쪽의 전가산기(ADD3)로 부터 외부로 올림수가 출력된다.
이와같은 종래 전가산기를 사용한 2진 비교기의 동작을 설명하며, 설명의 편의를 위하여, 2진수 A는 10112로서, a3=1, a2=0, a1=1, ao=1, 이며, 2진수 B는 10012로서, b3=1, b2=0, b1=0, bo=1, 라고 가정한다.
전가산기(ADD0)에는 비트ao=1와 비트
Figure 1019970073463_B1_M0001
=0가 입력되고, 올림수 '1'이 입력된다. 그 결과 합은 '0'이 되고, 올림수는 '1'이 되며, 그 합'0'은 인버터(INV10)에서 반전되어 '1'이 된다.
전가산기(ADD1)에는 비트a1=1와 비트
Figure 1019970073463_B1_M0002
=1가 입력되고, 전가산기(ADD0)로 부터 올림수 '1'이 입력된다. 그 결과 합은 '1'이 되고, 올림수는 '1'이 되며, 그 합'1'은 인버터(INV11)에서 반전되어 '0'이 된다.
전가산기(ADD2)에는 비트a2=0와 비트
Figure 1019970073463_B1_M0003
=1가 입력되고, 전가산기(ADD1)으로 부터 올림수 '1'이 입력된다. 그 결과 합은 '0'이 되고, 올림수는 '1'이 되며, 그 합'0'은 인버터(INV12)에서 반전되어 '1'이 된다.
전가산기(ADD3)는 비트a3=1와 비트
Figure 1019970073463_B1_M0004
=0가 입력되고, 전가산기(ADD2)로 부터 올림수 '1'이 입력된다. 그 결과 합은 '0'이 되고, 올림수는 '1'이 되며, 그 합'0' 은 인버터(INV13)에서 반전되어 '1'로 되며, 여기서 그 올림수 '1'은 외부로 출력되며 2진수 A가 2진수 B 보다 크다는 것을 의미한다.
그 인버터(INV13)(INV12)(INV11)(INV10)의 각각의 출력 '1''1''0''1'이 앤드 게이트(AND20)에서 엔드 조합됨으로써, 출력은 '0'이 되고, 이것은 2진수 A와 2진수 B가 같지 않음을 의미한다.
이와같이, 각각의 전가산기는 A-B 연산을 수행하고 각각의 전가산기의 출력이 모두 '0'이면 A=B가 되고, 올림수 출력이 '1' 이면 A〉B가 된다.
위에서 수행된 연산을 아래의 논리식으로 표현할 수 있다.
Figure 1019970073463_B1_M0005
--- (1)
Figure 1019970073463_B1_M0006
---- (2)
여기서,
Figure 1019970073463_B1_M0007
는 배타적 오아 연산을 나타내며
Figure 1019970073463_B1_M0008
는 배타적 노아 연산을 나타낸다.
상기 식(1)은 각 비트 값이 서로 같으면 A=B라는 것을 의미하고, 상기 (2)식은 각 2진수 A, B의 MSB인 비트a3의 비트값과 비트b3의 비트값을 비교하고, 그 두 값(a3,b3)이 같으면 비트a2의 값과 비트b2의 값을 비교하고, 그 두 값(a2,b2)이 같으면 비트a1의 값과 비트b1의 값을 비교하고, 그 두 값(a1,b1)이 같으면 비트ao의 값과 비트bo의 값을 비교함을 의미한다.
회로의 전체 동작속도는 그 전가산기에 의해 결정되며, 상기 4개의 전가산기는 많은 트랜지스터로 이루어짐으로 인해 그 구성이 복잡한 문제점이 있다.
도 2는 종래 논리 게이트를 사용한 2진 비교회로의 구성도로서, 식(1) 및 식(2)로 표현되는 부울 성질(boolean property)을 이용하여 구성함으로써, 도 1의 구성보다 간단하다.
도 2에 도시된 바와같이, 네개의 노아게이트(NOR3)(NOR2)(NOR1)(NOR0)와, 4개의 엔드게이트(AND23)(AND22)(AND21)(AND20)와, 한개의 오아게이트(OR)로 구성된다.
노아게이트(NOR3)는 입력되는 비트(a3, b3)에 대하여 배타적 노아 연산
Figure 1019970073463_B1_M0009
을 수행하고 나머지 노아 게이트(NOR2∼NOR0)도 각각 입력되는 비트(a2,b2) (a1,b1) (a0,b0) 들에 대하여 배타적 노아 연산을 수행한다.
그 4개의 노아게이트(NOR3∼NOR0)의 각각의 출력은 엔드게이트(AND20)에서 엔드 조합됨으로써, 그 엔드게이트(AND20)에서 수행되는 연산은 상기 논리식(1)으로 표현된다.
즉, 엔드게이트(AND23)는 연산
Figure 1019970073463_B1_M0010
을 수행하고, 엔드게이트(AND22)는 연산
Figure 1019970073463_B1_M0011
을 수행하고, 엔드게이트(AND21)는 연산
Figure 1019970073463_B1_M0012
을 수행한다. 또한, 오아게이트(OR)에서 수행되는 연산은 상기 논리식(2)로 표현된다.
그러나, 상기 도 2에 개시된 종래 논리 게이트를 사용한 2진 비교회로 역시 많은 트랜지스터가 사용됨으로 인해, 그 구성이 복잡하고 그에 따라 동작 속도가 느린 문제점이 있다.
따라서, 본 발명은 적은 수의 트랜지스터를 사용함으로써, 동작 속도가 빠른 2진 비교회로를 제공하는 것을 목적으로 한다.
도 1은 종래 전가산기를 사용한 2진 비교회로의 구성도.
도 2는 종래 논리 게이트 소자를 사용한 2진 비교회로의 구성도.
도 3은 본 발명 2진 비교회로의 실시예의 구성도.
도 4는 도 3의 각 부의 상세 회로도.
**** 도면의 주요 부분에 대한 부호의 설명 ****
P1, P2 : 제1, 제2 피모스 트랜지스터
E0∼E3 : 제1∼제4 등가판별패스게이트
INV31,INV32,INV41,INV42 : 인버터
N0∼N3,N41,N42 : 엔모스 트랜지스터
상기 목적을 달성하기 위한 본 발명의 구성은, 각 비트 수가 서로 동일한 두개의 2진수A, B(A=anan-1. . . ao, B=bnbn-1. . . bo)를 비교하는 2진 비교회로에 있어서; 전원전압에 각각의 일측단이 연결된 제1, 제2 저항수단(P1)(P2)과; 상기 제1 저항수단(P1)의 타측단과 접지 사이에 두개의 2진수 A, B의 각 비트 수와 동일한 갯수가 직렬 연결되어, 그 두개의 2진수A,B의 각 비트(an, bn)(an-1, bn-1), . . . ,(a0, b0)를 비교하는 다수의 등가판별패스게이트(Equality Check Pass Gate; 이하 ECPG라고 함)(En∼E0)와; 상기 제1 저항수단(P1)과, A, B의 최하위 비트(a0, b0)를 비교하는 ECPG(E0)의 공통점에 연결되어 입력되는 신호의 레벨을 반전하여 외부로 출력하는 제1 인버터(INV31)와; 상기 제2 저항수단(P2)의 타측단과 상기 다수의 ECPG(En∼E0)의 타측단 사이에 각각 연결되어, 2진수A와 반전된 2진수
Figure 1019970073463_B1_M0013
의 각 비트값이 엔드 조합된 값(an
Figure 1019970073463_B1_M0014
)(an-1
Figure 1019970073463_B1_M0015
), . . . ,(ao
Figure 1019970073463_B1_M0016
)에 의해 스위칭 되는 다수의 스위칭 트랜지스터(Nn∼No)와; 상기 제2 저항수단(P2)의 타측단과 상기 다수의 스위칭 트랜지스터(Nn-No)의 공통점에 연결되어 입력되는 신호의 레벨을 반전하여 외부로 출력하는 제2 인버터(INV32)와;로 구성한다.
다음으로 본 발명의 작용에 대하여 도 3과 도 4를 참조하여 설명하며, 비교될 2개의 2진수 A,B는 각각 A=anan-1. . . ao와 B=bnbn-1. . . bo로 표현되며, 여기서는 n이 3일 경우를 예로든다.
도 3은 본 발명 2진 비교회로의 실시예의 구성도로서, 이에 도시한 바와같이, 제1 피모스 트랜지스터(P1)의 소스는 전원전압(vcc)과 연결되고 게이트는 접지되고, 그 피모스 트랜지스터(P1)의 드레인과 접지 사이에 4개의 ECPG(E0,E1,E2,E3)가 직렬로 접속되며, 제1 ECPG(E0)에는 ao와 bo가 입력되며, 제2 ECPG(E1)에는 a1와 b1이 입력되며, 제3 ECPG(E2)에는 a2와 b2가 입력되며, 제4 ECPG(E3)에는 a3와 b3가 입력된다. 그 피모스 트랜지스터(P1)의 드레인과 제1 출력단(OUT1) 사이에 제1 인버터(INV31)가 접속된다.
또한, 제2 피모스 트랜지스터(P2)의 소스는 전원전압(VCC)과 연결되고 게이트는 접지되며, 드레인인 노드(y)에는 4개의 엔모스 트랜지스터(No-N3)의 드레인이 공통 연결된다.
그 제1 엔모스 트랜지스터(N0)의 소스는 상기 제1 ECPG(E0)와 상기 제2 ECPG(E1)의 접속점(노드 x1)에 연결되고 게이트에는
Figure 1019970073463_B1_M0017
가 입력되며, 그 제2 엔모스 트랜지스터(N1)의 소스는 상기 제2 ECPG(E1)와 상기 제3 ECPG(E2)의 접속점(노드 x2)에 연결되고 게이트에는
Figure 1019970073463_B1_M0018
가 입력되며, 그 제3 엔모스 트랜지스터(N2)의 소스는 상기 제3 ECPG(E2)와 상기 제4 ECPG(E3)의 접속점(노드 x3)에 연결되고 게이트에는
Figure 1019970073463_B1_M0019
가 입력되며, 그 제4 엔모스 트랜지스터(N3)의 소스는 접지와 연결되고 게이트에는
Figure 1019970073463_B1_M0020
가 입력된다.
상기 두개의 피모스 트랜지스터(P1)(P2)는 저항 소자로서 동작한다.
그 피모스 트랜지스터(P2)의 드레인과 제2 출력단(OUT2) 사이에 제2 인버터(INV32)가 접속된다.
도4는 상기 ECPG(Eo-E3)의 상세 구성과, 그 ECPG(Eo-E3)로부터 상기 4개의 엔모스 트랜지스터(No-N3)로 각기 입력되는 비트값들을 만드는 엔드게이트(ANDo-AND3)의 구성을 보인도로서, 이에 도시한 바와같이, 상기 4개의 ECPG(E0∼E3)는 입력되는 비트(ao,bo)(a1,b1)(a2,b2)(a3,b3)값에 따라 턴온, 턴오프되는 스위치 역할을 한다. 즉, 두 입력ai, bi의 논리상태가 서로 같으면 턴온되고, 서로 다르면 턴오프된다.
또한, 그 엔드게이트(ANDo-AND3)는 2진수 A의 각각의 비트 ai를 일측 입력단으로 입력받고 이진수 B의 각각의 비트 bi의 반전된 값을 타측 입력단으로 입력받으며, 출력단은 상기 4개의 엔모스 트랜지스터(No-N3)의 각각의 게이트와 연결된다.
이하, 상기 본 발명의 실시예의 동작을 설명한다.
두 입력 A, B의 값이 같으면, 즉 (ao,bo)(a1,b1)(a2,b2)(a3, b3)가 각각 같으면, 4개의 ECPG(E0)(E1)(E2)(E3)가 모두 턴온 되므로 노드(x)는 접지레벨이 되고, 출력단(OUT1)은, 그 노드(x)에 입력단이 연결된 인버터(INV31)에 의해 '1'로 엑티브된다. 그 레벨 '1'은 2진수 A와 2진수 B의 값이 같다는 것(A=B)을 의미한다.
한편, 두 입력 A, B가 같지 않으면 4개의 ECPG(E0)(E1)(E2)(E3) 중에서 적어도 하나 이상이 턴온 되지 않는다.
a3와 b3가 다르면 제4 ECPG(E3)는 턴오프되고, a3가 b3보다 크면 제4 엔모스 트랜지스터(N3)가 턴온되어 노드(y)의 레벨은 접지레벨이 되고, 출력단(OUT2)은 '1'로 엑티브된다.
a3와 b3가 같으면 제4 ECPG(E3)는 턴온되고, a2와 b2가 다르면 제3 ECPG(E2)는 턴오프되고, a2가 b2보다 크면 제3 엔모스 트랜지스터(N2)는 턴온되어 상기 노드(y)는 접지레벨이 되고, 출력단(OUT2)은 '1'로 엑티브된다.
a1및 b1 과 ao및 bo 의 논리상태에 따라 제2 ECPG(E1) 및 제2 엔모스 트랜지스터(N1)와 제1 ECPG(E0)및 제1 엔모스 트랜지스터(N0) 역시 상기와 동일한 방식으로 비교된다.
상기에서 설명한 두 입력 A,B가 같지 않을 때, 즉 입력 A가 입력 B 보다 클 경우와 작은 경우를 구분하여 설명하며, 먼저 입력 A가 입력 B보다 클 경우를 설명한다.
2진수 A는 10112로서, a3=1, a2=0, a1=1, ao=1, 이며, 2진수 B는 10012로서, b3=1, b2=0, b1=0, bo=1, 라고 가정한다.
제4 ECPG(E3), 제3 ECPG(E2) 및 제1 ECPG(E0)은 턴온되고, 제2 ECPG(E1)는 두 입력 a1, b1이 서로 다르기 때문에 턴오프된다. 따라서, 상기 노드(x)의 레벨은 전원전압(VCC) 레벨이 되고 출력단(OUT1)은 '0'으로 엑티브 된다.
또한, 상기 입력 a1은 엔드 게이트(AND1)로 입력되고, 상기 입력 b1은 반전되어 그 엔드게이트(AND1)로 입력됨으로써, 그 엔드게이트(AND1)의 출력인
Figure 1019970073463_B1_M0018
은 하이레벨이 되고, 그에따라 제2 엔모스 트랜지스터(N1)은 턴온된다. 나머지 3개의 엔드게이트(No,N2,N3)는 게이트로 입력되는 값인
Figure 1019970073463_B1_M0022
,
Figure 1019970073463_B1_M0019
,
Figure 1019970073463_B1_M0020
에 의해 턴오프된다. 따라서, 상기 노드(y)의 레벨은 접지 레벨이 되고, 출력단(OUT2)은 '1'으로 엑티브 된다. 따라서, 상기 출력단(OUT1)의 레벨이 '0'이고, 상기 출력단(OUT2)의 레벨이 '1'이면, 2진수 A가 2진수 B보다 크다는 것(A〉B)을 의미한다.
상기와는 반대로, 2진수 A가 2진수 B보다 작을 경우를 설명한다. 2진수 A는 10012이고 2진수 B는 10112이라고 가정한다. 상기 제2 엔모스 트랜지스터(N1)를 제외한 나머지 소자의 동작은, 상기 2진수 A가 10112이고 상기 2진수 B가 10012일때의 경우와 동일하다. 상기 제2 엔모스 트랜지스터(N1)로 입력되는 값
Figure 1019970073463_B1_M0018
이 로우레벨이 되어 상기 노드(y)의 레벨은 전원전압(VCC) 레벨이 되며, 그에따라 상기 출력단(OUT2)은 '0'으로 엑티브 된다. 따라서, 상기 출력단(OUT1)의 레벨이 '0'이고, 상기 출력단(OUT2)의 레벨이 '0'이면, 2진수 A가 2진수 B보다 작다는 것(A〈B)을 의미한다.
위에서는, 비교되는 두 값A, B의 비트가 4개 일때를 설명하였으며, 그 A, B의 비트가 5개 라면, 하나의 ECPG를 4개의 ECPG에 직렬로 부가 연결하고, 하나의 트랜지스터를 4개의 트랜지스터에 병렬로 부가하고, 추가된 ECPG 및 트랜지스터 사이에 엔드게이트를 추가로 연결하면 된다.
즉, 도 3에서 노드(x)와 제1 ECPG(E0) 사이에 ECPG 하나를 추가 연결하고, 추가된 ECPG 및 제1 ECPG(E0)의 연결점과 노드(y) 사이에 하나의 트랜지스터를 추가하고 추가된 ECPG 및 트랜지스터 사이에 하나의 엔드게이트를 도4에 도시한 바와 동일한 방법으로 추가하면 된다.
따라서, n개의 비트로 된 두 값A, B을 비교하고자 한다면, 본 발명 2진 비교회로는 두개의 인버터, n개의 ECPG, 및 n+2개의 트랜지스터, 그리고 n개의 엔모스 트랜지스터로 구성하면 된다.
상기 본 발명의 일실시예인 도 3에서 사용되는 트랜지스터의 갯수는 상기 종래 기술 도 2에서 사용되는 트랜지스터의 갯수의 약 1/3 이다.
또한, A=B 출력이 얻어지는데 걸리는 시간은, 본 발명과 종래 기술이 거의 비슷 하지만, A〉B 출력이 얻어지는데 본 발명이 걸리는 시간은, 종래 기술 보다 빠르다.

Claims (5)

  1. 각 비트 수가 서로 동일한 두개의 2진수A, B(A=anan-1. . . ao, B=bnbn-1. . . bo)를 비교하는 2진 비교회로에 있어서;
    전원전압에 각각의 일측단이 연결된 제1, 제2 저항수단(P1)(P2)과;
    상기 제1 저항수단(P1)의 타측단과 접지 사이에 두개의 2진수 A, B의 각 비트 수와 동일한 갯수가 직렬 연결되어, 그 두개의 2진수A,B의 각 비트(an, bn)(an-1, bn-1), . . . ,(a0, b0)를 비교하는 다수의 등가판별패스게이트(Equality Check Pass Gate; ECPG)(En∼E0)와;
    상기 제1 저항수단(P1)과, A, B의 최하위 비트(a0, b0)를 비교하는 ECPG(E0)의 공통점에 연결되어 입력되는 신호의 레벨을 반전하여 외부로 출력하는 제1 인버터(INV31)와;
    상기 제2 저항수단(P2)의 타측단과 상기 다수의 ECPG(En∼E0)의 타측단 사이에 각각 연결되어, 2진수A와 반전된 2진수
    Figure 1019970073463_B1_M0013
    의 각 비트값이 엔드 조합된 값(an
    Figure 1019970073463_B1_M0014
    )(an-1
    Figure 1019970073463_B1_M0015
    ), . . . ,(ao
    Figure 1019970073463_B1_M0016
    )에 의해 스위칭 되는 다수의 스위칭 트랜지스터(Nn∼No)와;
    상기 제2 저항수단(P2)의 타측단과 상기 다수의 스위칭 트랜지스터(Nn-No)의 공통점에 연결되어 입력되는 신호의 레벨을 반전하여 외부로 출력하는 제2 인버터(INV32)와;로 구성된 것을 특징으로 하는 2진 비교회로.
  2. 제1항에 있어서, 상기 제1, 제2 저항수단(P1)(P2)은 게이트가 접지에 연결된 피모스 트랜지스터임을 특징으로 하는 2진 비교회로.
  3. 제1항에 있어서, 상기 다수의 ECPG(En∼E0)는 입력되는 두 비트 (an, bn)(an-1, bn-1), . . . ,(a0, b0)가 같으면 턴온되고, 다르면 턴오프되는 것을 특징으로 하는 2진 비교회로.
  4. 제1항에 있어서, 상기 스위칭 트랜지스터(Nn∼No)는 엔모스 트랜지스터 임을 특징으로 하는 2진 비교회로.
  5. 제1항에 있어서, 두 이진수 A,B를 입력받아 하나의 2진수 B의 비트값을 각각 반전하는 인버터(INV42)와, 그 인버터(INV4)의 출력과 다른 2진수 A의 각각의 비트값을 엔드 조합하여 상기 다수의 스위칭 트랜지스터의 게이트로 출력하는 엔드게이트(ANDi)를 포함하여 구성한 것을 특징으로 하는 2진 비교회로.
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