KR100280500B1 - 대소판단 비교기 - Google Patents

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Abstract

본 발명은 대소판단 비교기에 관한 것으로, 종래의 장치에 있어서는 비교되는 두 수가 만약, 최하위 비트에서만 다를 경우 상위 모든 비트들에 대해 비교를 해야 하며 따라서, 결과값이 출력되기까지는 많은 시간이 소요되어 순차 대소 비교기에 비해서는 로직 레벨이 줄어 들지만 랜덤 로직부와 같은 다중 입력 게이트의 사용으로 인한 스위칭 시간이 증가하고, 또한 비교하는 두 수의 비트수가 많을 경우는 대소 판단부를 구성하는 피모스 및 엔모스 트랜지스터의 수도 증가하게 되어 비교기의 구성면적이 증가하고, 따라서 동작 속도가 저하하게 되는 문제점이 있었다. 따라서, 본 발명은 입력되는 두 수(A,B)를 각각 4비트씩 블록으로 나누어 비교하는 복수개의 전치비교부와; 상기 전치비교부에서 출력되는 신호중 같음신호를 입력받아 패스 로직부에 선택 인에이블신호를 출력하는 선택 로직부와; 상기 선택 로직부의 선택 인에이블신호에 의해 인에이블 되어 상기 전치비교부의 출력과 입력 A를 출력시키는 복수개의 패스 로직부와; 상기 인에이블된 패스 로직부를 통해 출력되는 4비트의 전치비교부의 출력과 입력 A를 입력받아 최종 대소를 판단하는 후단 비교부로 구성하여 4비트 블록 단위의 비교를 먼저 한 후 대소판단에 영향을 주는 하나의 블록만을 선택하여 대소를 판단하게 함으로써 비교속도를 향상시키고, 종래의 덧셈기나 뺄셈기에 비하여 논리회로의 구성을 간단하게 하는 효과가 있다.

Description

대소판단 비교기
본 발명은 N비트 크기의 두 수의 입력을 서로 비교하여 대소를 판단하는 비교기에 관한 것으로, 특히 4비트 블록 단위의 비교를 먼저 한 후 대소판단에 영향을 주는 하나의 블록만을 선택하여 대소를 판단하게 함으로써 비교속도를 향상시키고, 종래의 덧셈기나 뺄셈기에 비하여 논리회로의 구성을 간단하게 한 대소판단 비교기에 관한 것이다.
두 수의 입력간에 서로의 대소를 판단하는 비교기에는 순차 대소 비교기와 비트별 대소 비교기의 두 종류가 있는데, 그 중 도1은 종래 순차 대소 비교기의 일실시예의 구성을 보인 블록도로서, 이에 도시된 바와 같이 보수기(1)에 의해 가수(B0∼B3)의 보수(Complement)를 구한 후 덧셈기(2a∼2d)를 사용하여 피가수(A0∼A3)의 최상위 비트부터 차례로 각 비트별로 덧셈을 하여 최종단의 덧셈기(2d)에 올림수(carry)가 발생되는지의 여부에 따라 두 입력(A0∼A3,B0∼B3)의 대소를 판단하게 된다.
즉, 처음 비교되는 최상위 비트에 대해 대소가 가려지면 바로 그 대소판단 결과를 출력하지만 만약 같은 값일 경우에는 그 다음 낮은 비트로 비교를 진행한다.
예를 들어 각각 4비트인 두 수 A,B를 더하려고 할 때는 일반적으로 하위 비트부터 덧셈을 하여 올림수(carry)가 발생하면 상위비트로 그 올림수를 넘기는데, 이에 반해 대소를 판단하려 할 때는 한 수의 보수를 구하고 상위 비트부터 덧셈을 하여 올림수가 발생하였는지를 조사하게 된다. 즉, 상위 비트에서 올림수가 발생하면 하위 비트에서 올림수가 발생했는지 여부는 아무런 영향을 미치지 않게 되고, 최 상위 비트가 제로(0)인 경우도 하위 비트의 덧셈결과와 무관하게 절대로 올림수가 발생할 수 없게 되며, 그 이외의 경우는 하위 비트에서의 올림수 발생 여부에 따라서 달라지게 된다.
도2는 종래 비트별 대소 비교기의 일실시예의 구성을 보인 블록도로서, 이에 도시된 바와 같이 입력되는 두 수의 비트에 따라 비트 비교부(1a∼1d)에서 두 수의 각 비트들에 대해 동시에 비교를 진행하여 LT(less than), GT(Greater than), EQ(Equal) 신호를 발생시키고, 랜덤 로직부(2)에서는 상기 각 비트 비교부(la∼1d)에서 출력되는 신호들을 조합하여 최종적으로 대소를 판단하게 된다.
도3은 상기 도2와 같은 타입의 고속 비트별 대소 비교기의 일실시예의 회로도로서, 이에 도시된 바와 같이 각각 5비트인 두수(A,B)의 대소를 비교하기 위해 인버터(I0∼I4)로 구성되어 입력 B의 보수(B')를 출력하는 보수부(1)와; 입력 A와 보수 B'의 낸드출력 및 노아출력을 구하는 낸드 로직부(2) 및 노아 로직부(3)와; 상기 낸드 및 노아 로직부(2,3)의 출력신호에 의해 스위칭되는 모스 트랜지스터(TPi,TNi)로 구성되어 최상위 비트부터 차례로 대소를 판단하는 대소 판단부(4)로 구성된 비교기의 동작 및 작용을 설명하면 다음과 같다.
만약, 입력 A의 최상위 비트(A4)가 B의 최상위 비트(B4)보다 클 경우(A4=1,B4=0), 낸드 로직부(2)의 출력(Y4)은 '0'이 되고, 노아 로직부(3)의 출력(Z4)도 '0'이 된다.
이에 따라 대소 판단부(3)의 피모스 트랜지스터(TP(4.4))는 턴온되고, 엔모스 트랜지스터(TN(4.4))는 턴오프되어 그 접속점의 레벨은 전원전압(VDD)의 레벨이 되어 대소 판단결과(CMP)는 '1'이 되므로 입력 A가 B보다 크다는 판단이 된다.
이번에는 반대로 입력 B가 A보다 클 경우(A4=0,B4=1), 낸드 로직부(2)의 출력(Y4)은 '1'이 되고, 노아 로직부(3)의 출력(Z4)도 '1'이 되므로, 대소 판단부(3)의 피모스 트랜지스터(TP(4.4))는 턴오프되고, 엔모스 트랜지스터(TN(4.4))는 턴온되어 그 접속점의 레벨은 접지전압(VSS)의 레벨이 되어 대소 판단결과(CMP)는 '0'이 되므로 입력 A가 B보다 작다는 판단이 된다.
한편, 입력 A와 B가 같을 경우에는, 낸드 로직부(2)의 출력(Y4)은 '1'이 되고, 노아 로직부(3)의 출력(Z4)은 '0'이 되어 대소 판단부(3)의 피모스 트랜지스터(TP(4.4)) 및 엔모스 트랜지스터(TN(4.4))는 모두 턴오프되어 아무런 대소 판단결과(CMP)도 출력되지 않으며 이때는 다음의 하위 비트를 차례로 비교하게 된다.
상기 과정에 의한 판단결과(CMP)를 부울식으로 표현하면 다음 수학식 1과 같다.
CMP=Y4'+
Z4'·Y3' +
Z4'·Z3'·Y2' +
Z4'·Z3'·Z2'·Y1' +
Z4'·Z3'·Z2'·Z1'·Y0'
여기서, Y4'는 Y4의 반전신호가 되고, CMP=1일 경우는 A>B인 것으로 판단한다.
그러나, 상기 종래의 장치에 있어서는 비교되는 두 수가 만약, 최하위 비트에서만 다를 경우 상위 모든 비트들에 대해 비교를 해야 하며 따라서, 결과값이 출력되기까지는 많은 시간이 소요되어 순차 대소 비교기에 비해서는 로직 레벨이 줄어 들지만 랜덤 로직부와 같은 다중 입력 게이트의 사용으로 인한 스위칭 시간이 증가하고, 또한 비교하는 두 수의 비트수가 많을 경우는 대소 판단부를 구성하는 피모스 및 엔모스 트랜지스터의 수도 증가하게 되어 비교기의 구성면적이 증가하고, 따라서 동작 속도가 저하하게 되는 문제점이 있었다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창출한 것으로, 입력되는 두 수를 4비트 블록 단위의 비교를 먼저 한 후 대소판단에 영향을 주는 하나의 블록만을 선택하여 대소를 판단하게 함으로써 비교속도를 향상시키고, 종래의 덧셈기나 뺄셈기에 비하여 논리회로의 구성을 간단하게 한 대소판단 비교기를 제공 하는데 그 목적이 있다.
도1은 종래 순차 대소 비교기의 일실시예의 구성을 보인 블록도.
도2는 종래 비트별 대소 비교기의 일실시예의 구성을 보인 블록도.
도3은 상기 도2와 같은 타입의 고속 비트별 대소 비교기의 일실시예의 회로도.
도4는 본 발명에 의해 대소판단 비교기의 구성을 보인 블록도.
도5는 상기 도4에서 전치 비교부의 상세 회로도.
도6은 상기 도4에서 패스 로직부의 상세 회로도.
도7은 상기 도4에서 후단 비교부의 상세 회로도.
***도면의 주요 부분에 대한 부호의 설명***
10a∼10d : 전치 비교부 20 : 선택 로직부
30a∼30d : 패스 로직부 40 : 후단 비교부
XOR1∼XOR4 : 배타적 오아 게이트 NOR0∼NOR4 : 노아 게이트
TG1∼TG8 : 전송 게이트 PM1∼PM11 : 피모스 트랜지스터
NM1∼NM11 : 엔모스 트랜지스터
이와 같은 목적을 달성하기 위한 본 발명은, 입력되는 두 수(A,B)를 각각 4비트씩 블록으로 나우어 비교하는 복수개의 전치비교부와; 상기 전치비교부에서 출력되는 신호중 같음신호를 입력받아 패스 로직부에 선택 인에이블신호를 출력하는 선택 로직부와; 상기 선택 로직부의 선택 인에이블신호에 의해 인에이블 되어 상기 전치비교부의 출력과 입력 A를 출력시키는 복수개의 패스 로직부와; 상기 인에이블된 패스 로직부를 통해 출력되는 4비트의 전치비교부의 출력과 입력 A를 입력받아 최종 대소를 판단하는 후단 비교부로 구성함으로써 달성되는 것으로, 본 발명에 따른 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도4는 본 발명에 의해 대소판단 비교기의 구성을 보인 블록도로서, 이에 도시한 바와 같이 입력되는 두 수(A,B)를 각각 4비트씩 블록으로 나누어 비교하는 복수개의 전치비교부(10a∼10d)와; 상기 전치비교부(10a∼10d)에서 출력되는 신호중 같음신호(EQi)를 입력받아 패스 로직부(30a∼30d)에 선택 인에이블신호(SELi)를 출력하는 선택 로직부(20)와; 상기 선택 로직부(20)의 선택 인에이블신호(SELi)에 의해 인에이블 되어 상기 전치비교부(10a∼10d)의 출력과 입력 A를 출력시키는 복수개의 패스 로직부(30a∼30d)와; 상기 인에이블된 패스 로직부(30a∼30d)를 통해 출력되는 4비트의 전치비교부(10a∼10d)의 출력과 입력 A를 입력받아 최종 대소를 판단하는 후단 비교부(40)로 구성한다.
도5는 상기 도4에서 전치 비교부(10)의 상세 회로도로서, 이에 도시한 바와 같이 입력되는 두 수(A,B)를 각 비트별로 배타적 오아 조합하는 배타적 오아 게이트(EXOR1∼EXOR4)와; 상기 배타적 오아 게이트(EXOR1∼EXOR4)의 출력신호(Z0∼Z3)를 노아 조합하여 같음신호(EQ)를 출력하는 노아 게이트(NOR1)로 구성한다.
도6은 상기 도4에서 패스 로직부(30)의 상세 회로도로서, 이에 도시한 바와 같이 선택 인에이블신호(SEL)에 의해 인에이블되어 상기 전치 비교부(10)에서 출력되는 비교신호(Y0∼Y3)와 입력 A의 입력신호(X0∼X3)를 출력하는 복수개의 전송게이트(TG1∼TG8)로 구성된다.
도7은 상기 도4에서 후단 비교부(40)의 상세 회로도로서, 이에 도시한 바와 같이 소오스에 공통으로 전원(VDD)을 입력받고, 게이트에 각각 비교신호( )와 입력신호(X3)를 인가받으며 그 드레인이 공통 접속된 제1,2 피모스 트랜지스터(PM1,PM2)와; 소오스가 상기 제1,2 피모스 트랜지스터(PM1,PM2)의 드레인에 연결되고, 게이트에 비교신호(Y3)를 인가받는 제3 피모스 트랜지스터(PM3)와; 게이트에 각각 비교신호( , , Y1 )를 인가받고, 상기 제1,2 피모스 트랜지스터(PM1,PM2)의 드레인에 직렬 연결된 제4,5,6 피모스 트랜지스터(PM4,PM5,PM6)와; 상기 제4,5 피모스 트랜지스터의 공통 접속점에 소오스가 접속되고, 게이트에 비교신호(Y2)를 인가받는 제7 피모스 트랜지스터(PM7)와; 게이트에 각각 입력신호(X2,X1)와 비교신호( )를 인가받고, 상기 제1,2 피모스 트랜지스터(PM1,PM2)의 드레인에 직렬 연결된 제8,9,10 피모스 트랜지스터(PM8,PM9,PM10)와; 소오스가 제5,6 피모스 트랜지스터(PM5,PM6)의 공통 접속점 및 제9,10 피모스 트랜지스터(PM9,PM10)의 공통 접속점에 연결되고, 게이트에 입력신호(X0)를 인가받는 제11 피모스 트랜지스터(PM11)와; 게이트에 입력신호(X0)를 인가받고 소오스가 접지(GND)된 제1 엔모스 트랜지스터(NM1)에 직렬 연결되어 각 게이트에 비교신호( ,Y1∼Y3)를 인가받는 제2∼5 엔모스 트랜지스터(NM2∼NM5)와; 게이트에 입력신호(X1)를 인가받고 소오스가 접지(GND)된 제6 엔모스 트랜지스터(NM6)에 직렬 연결되어 그 게이트에 비교신호( )를 인가받고, 드레인이 제3,4 엔모스 트랜지스터(NM3,NM4)의 공통 접속점에 연결된 제7 엔모스 트랜지스터(NM7)와; 게이트에 입력신호(X2)를 인가받고 소오스가 접지(GND)된 제8 엔모스 트랜지스터(NM6)에 직렬 연결되어 그 게이트에 비교신호( )를 인가받고, 드레인이 제4,5 엔모스 트랜지스터(NM4,NM5)의 공통 접속점에 연결된 제9 엔모스 트랜지스터(NM9)와; 게이트에 입력신호(X3)를 인가받고 소오스가 접지(GND)된 제10 엔모스 트랜지스터(NM10)에 직렬 연결되어 그 게이트에 비교신호( )를 인가받고, 드레인이 제5 엔모스 트랜지스터(NM5)의 드레인 및 피모스 트랜지스터(PM3, PM6, PM7, PM10, PM11)의 드레인에 공통 접속되어 최종 비교신호(CMP결과)를 출력하도록 구성한 것으로, 이와 같이 구성한 본 발명의 동작 및 작용을 설명한다.
일단, 간단한 예로 4비트의 두 수(A=1010, B=1100)의 대소를 판단한다고 할 때 상기 두 수가 전치 비교부(10)에 입력되면 배타적 오아 조합되어 그 출력신호(Z3∼Z0)는 '0110'이 되고, 이로 부터 대소 비교를 시작하는데 최상위 비트의 출력신호(Z3)의 값 '0'이 나타내는 의미는 두 비트(A3,B3)가 같다는 뜻이므로 대소를 판단할 수 없게 되어 다음 하위 비트(A2,B2)를 비교하게 된다.
따라서, 다음 하위 비트(A2,B2)의 전치 비교신호(Z2)의 값은 '1'인데 이 값이 의미하는 것은 비교되는 두 수(A2,B2)가 서로 다르다는 뜻이므로, 두 수(A2,B2)중 하나를 임의로 선택하여 그 값이 '1'인지 '0'인지를 살펴본다.
즉, A2를 선택할 경우 A2의 값이 '0'이므로 B2의 값이 '1'이라는 것을 유추할 수 있게 된다. 이로써 그 이하의 비트1 이나 비트0의 값은 비교할 필요도 없게 된다.
만약, 전치 비교신호(Z2)의 값이 '1'이 아니고, '0'일 경우에는 하위 비트로 위의 과정을 계속 수행하여 마찬가지의 결과를 얻을 수 있게 된다.
이와 같이 전치 비교신호(Z3∼Z0)와 4비트의 두 수(A,B)중 한 수(여기서는 A)를 이용하여 대소를 판단하는 과정을 부울 대수로 나타내면 다음의 수학식 1과 같다.
이때 상기 두 수는 패스 비교부를 통과하면 전치 비교신호(Z3∼Z0)는 (Y3∼Y0)가 되고, (A3∼A0)는 (X3∼X0)가 된다.
여기서, CMP가 '1'이면 A가 B보다 크다는 것을 의미한다.
다음, 입력되는 두 수(A=1001 1010 0010 0100, B=1001 1010 0111 0000)가 16비트인 경우를 예로 들면 역시 상기의 설명에서와 같이 일단, 전치 비교부(10)에 입력되어 배타적 오아 조합되면 그 전치 비교신호(Z15∼Z0)는 '0000 0000 0101 0100'이 되고, 각 전치 비교부(10d∼10a)에서 출력되는 같음신호(EQ3∼EQ0)는 '1100'이 된다.
이때, 전치 비교부(10d,10c)의 같음신호(EQ)가 '1'이라는 의미는 A15∼A8비트와 B15∼B8비트가 같다는 뜻으로 비트 15에서 비트 8까지는 대소 판단이 무의미한 부분이 된다.
또한, 다음 비교되는 4비트 블록의 전치 비교부(10b,10a)의 같음신호(EQ)가 '0'이라는 의미는 A7∼A0비트와 B7∼B0비트가 서로 다르다는 뜻으로 남아있는 8비트중 상위 4비트(A7∼A4,B7∼B4)의 크기만 비교하면 두 수(A,B)의 대소를 판단할 수 있게 된다.
따라서, 선택 로직부(20)는 상기 전치 비교부(10d∼10a)에서 출력되는 같음신호(EQ3∼EQ0)를 입력받아 같음신호(EQ)의 값이 '0'인 전치 비교부(10b,10a)중에서 상위 비트(A7∼A4,B7∼B4)를 입력으로 받는 패스 로직부(30b)에 선택 인에이블 신호(SEL)를 출력하여 전치 비교신호(Z7∼Z4)와 A7∼A4비트를 후단 비교부(40)에 입력시켜 대소를 판단하게 한다.
이와 같이 같음신호(EQ3∼EQ0)를 입력받아 복수개의 패스 로직부(30)중 대소를 판단할 수 있는 유효 4비트를 입력받는 패스 로직부(30b)에 선택 인에이블 신호(SEL1)를 출력하는 과정을 수식으로 나타내면 다음의 수학식 2와 같다.
SEL0 = EQ3 ⋅EQ2 ⋅EQ1
이상에서 설명한 바와 같이 본 발명 대소판단 비교기는 4비트 블록 단위의 비교를 먼저 한 후 대소판단에 영향을 주는 하나의 블록만을 선택하여 대소를 판단하게 함으로써 비교속도를 향상시키고, 종래의 덧셈기나 뺄셈기에 비하여 논리회로의 구성을 간단하게 하는 효과가 있다.

Claims (4)

  1. 입력되는 두 수(A,B)를 각각 4비트씩 블록으로 나누어 비교하는 복수개의 전치비교부와; 상기 전치비교부에서 출력되는 신호중 같음신호를 입력받아 패스 로직부에 선택 인에이블신호를 출력하는 선택 로직부와; 상기 선택 로직부의 선택 인에이블신호에 의해 인에이블 되어 상기 전치비교부의 출력과 입력 A를 출력시키는 복수개의 패스 로직부와; 상기 인에이블된 패스 로직부를 통해 출력되는 4비트의 전치비교부의 출력과 입력 A를 입력받아 최종 대소를 판단하는 후단 비교부로 구성하여 된 것을 특징으로 하는 대소판단 비교기.
  2. 제1항에 있어서, 상기 전치 비교부는 입력되는 두 수(A,B)를 각 비트별로 배타적 오아 조합하는 배타적 오아 게이트(EXOR1∼EXOR4)와; 상기 배타적 오아 게이트(EXOR1∼EXOR4)의 출력신호(Z0∼Z3)를 노아 조합하여 같음신호(EQ)를 출력하는 노아 게이트(NOR1)로 구성된 것을 특징으로 하는 대소판단 비교기.
  3. 제1항에 있어서, 상기 패스 로직부는 선택 인에이블신호(SEL)에 의해 인에이블되어 상기 전치 비교부에서 출력되는 비교신호(Z0∼Z3)와 입력 A의 4비트(A0∼A3)를 출력하는 복수개의 전송게이트(TG1∼TG8)로 구성된 것을 특징으로 하는 대소판단 비교기.
  4. 제1항에 있어서, 상기 후단 비교부는 소오스에 공통으로 전원(VDD)을 입력받고, 게이트에 각각 비교신호( )와 입력신호(X3)를 인가받으며 그 드레인이 공통 접속된 제1,2 피모스 트랜지스터와; 소오스가 상기 제1,2 피모스 트랜지스터의 드레인에 연결되고, 게이트에 비교신호(Y3)를 인가받는 제3 피모스 트랜지스터와; 게이트에 각각 비교신호( , , Y1 )를 인가받고, 상기 제1,2 피모스 트랜지스터의 드레인에 직렬 연결된 제4,5,6 피모스 트랜지스터와; 상기 제4,5 피모스 트랜지스터의 공통 접속점에 소오스가 접속되고, 게이트에 비교신호(Y2)를 인가받는 제7 피모스 트랜지스터와; 게이트에 각각 입력신호(X2,X1)와 비교신호( )를 인가받고, 상기 제1,2 피모스 트랜지스터의 드레인에 직렬 연결된 제8,9,10 피모스 트랜지스터와; 소오스가 제5,6 피모스 트랜지스터의 공통 접속점 및 제9,10 피모스 트랜지스터의 공통 접속점에 연결되고, 게이트에 입력신호(X0)를 인가받는 제11 피모스 트랜지스터와; 게이트에 입력신호(X0)를 인가받고 소오스가 접지(GND)된 제1 엔모스 트랜지스터에 직렬 연결되어 각 게이트에 비교신호( ,Y1∼Y3)를 인가받는 제2∼5 엔모스 트랜지스터와; 게이트에 입력신호(X1)를 인가받고 소오스가 접지(GND)된 제6 엔모스 트랜지스터에 직렬 연결되어 그 게이트에 비교신호( )를 인가받고, 드레인이 제3,4 엔모스 트랜지스터의 공통 접속점에 연결된 제7 엔모스 트랜지스터와; 게이트에 입력신호(X2)를 인가받고 소오스가 접지(GND)된 제8 엔모스 트랜지스터에 직렬 연결되어 그 게이트에 비교신호( )를 인가받고, 드레인이 제4,5 엔모스 트랜지스터의 공통 접속점에 연결된 제9 엔모스 트랜지스터와; 게이트에 입력신호(X3)를 인가받고 소오스가 접지(GND)된 제10 엔모스 트랜지스터에 직렬 연결되어 그 게이트에 비교신호( )를 인가받고, 드레인이 제5 엔모스 트랜지스터의 드레인 및 피모스 트랜지스터의 드레인에 공통 접속되어 최종 비교신호(CMP결과)를 출력하도록 구성된 것을 특징으로 하는 대소판단 비교기.
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