KR100429892B1

KR100429892B1 - 고속 이진비교회로 및 고속 이진데이터 비교방법

Info

Publication number: KR100429892B1
Application number: KR10-2002-0050533A
Authority: KR
Inventors: 신지선; 이재진; 홍유표
Original assignee: 삼성전자주식회사
Priority date: 2002-08-26
Filing date: 2002-08-26
Publication date: 2004-05-03
Also published as: CN100533369C; JP2004086867A; US7103624B2; US20040039770A1; KR20040019193A; CN1479200A

Abstract

레이아웃 면적과 소비전력을 감소시킴과 동시에 비교속도를 증가시킬 수 있는 이진비교회로 및 이진 데이터 비교방법이 제공된다. 상기 이진데이터 비교방법은 각각 4비트로 구성된 제1이진 데이터(A₃A₂A₁A₀) 및 제2이진 데이터(B₃B₂B₁B₀)를 수신하는 단계; 및 다음의 수학식에 따라 상기 제1이진 데이터의 크기 및 상기 제2이진 데이터의 크기를 비트단위로 동시에 비교하고, 그 비교결과에 상응하는 신호를 출력하는 단계를 구비하는 것을 특징으로 하는 이진 데이터 비교방법;

F(A≤B)=A₃'B₃+(A₃'+B₃){A₂'B₂+(A₂'+B₂){A₁'B₁+(A₁'+B₁)(A₀'+B₀)}}

여기서, A₃'는 반전된 상기 제1데이터의 최상위비트를 의미하고, A₂'는 반전된 상기 제1데이터의 최하위비트로부터 두 번째 비트를 의미하고, A₁'는 반전된 상기 제1데이터의 최하위비트로부터 첫 번째 비트를 의미하고, A₀'은 반전된 상기 제1데이터의 최하위비트를 의미하고, B₃은 상기 제2데이터의 최상위비트를 의미하고, B₂는 상기 제2데이터의 최하위비트로부터 두 번째 비트를 의미하고, B₁은 상기 제2데이터의 최하위비트로부터 첫 번째 비트를 의미하고, B₀은 상기 제2데이터의 최하위비트를 의미한다.

Description

고속 이진비교회로 및 고속 이진데이터 비교방법{High speed binary comparator circuit and High speed binary data comparison method }

본 발명은 메모리 칩상에 구현되는 비교회로에 관한 것으로, 보다 상세하게는 다수개의 트랜지스터들로 구현된 고속 이진비교회로 및 이를 이용한 고속 이진데이터 비교방법에 관한 것이다. 더 구체적으로는 대규모 집적회로(VLSI)에 구현되고, 두 개의 이진 데이터의 크기를 병렬로 동시에 고속으로 비교할 수 있는 이진 비교회로 및 이진 데이터 비교방법에 관한 것이다.

일반적으로 이진비교회로는 두 개의 이진 데이터를 수신하고, 수신된 이진 데이터의 크기를 비교하기 위한 회로이다. 가장 단순한 이진 비교회로는 비교 대상이 되는 두 개의 이진 데이터를 수신하고, 수신된 두 개의 이진 데이터의 최상위비트(Most Significant Bit; MSB)로부터 최하위비트(Least Significant Bit; LSB)까지 순차적으로 비교하고, 그 비교 결과에 따라 두 이진 데이터의 크기를 결정하는 방식을 사용한다.

예컨대 이진 비교회로의 단일비트 출력이 1이면 두 개의 이진 데이터 중에서 어느 한쪽 데이터의 크기가 큰 것을 의미하고, 이진 비교회로의 단일비트 출력이 0이면 그렇지 않은 경우를 의미한다. 이러한 방식을 사용하는 이진 비교회로의 비교속도는 입력 데이터의 비트수에 비례하여 증가하는 문제점이 있다.

미국등록특허 번호 5,592, 142에 기재된 비교회로는 두 데이터를 수신하고, 수신된 데이터 중에서 한 개의 데이터가 큰 것으로 판정될 수 있는 모든 경우를 동시에 계산하고, 그 중 한가지 경우라도 참(true)인지를 비교하는 방법이다. 미국등록특허 번호 5,592, 142에 기재된 비교회로는 게이트(gate)를 기본 단위로 사용하고 있으며, 상기 비교회로의 크리티컬 패스(critical path)는 3개의 게이트를 포함한다.

상기 비교회로는 두 데이터를 비교하기 위하여 많은 수의 게이트들을 필요로 한다. 따라서 상기 비교회로를 레이아웃하기 위한 면적이 증가하고, 상기 비교회로가 사용하는 소비전력도 증가한다.

따라서 본 발명이 이루고자 하는 기술적인 과제는 레이아웃 면적과 소비전력을 감소시킴과 동시에 비교속도를 증가시킬 수 있는 이진비교회로 및 이진 데이터 비교방법을 제공하는 것이다.

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.

도 1은 본 발명에 따른 이진 비교회로를 나타낸다.

도 2는 본 발명에 따른 이진 비교회로의 입출력 데이터의 예를 나타낸다.

상기 기술적 과제를 달성하기 위한 이진 데이터 비교방법은 각각 4비트로 구성된 제1이진 데이터(A₃A₂A₁A₀) 및 제2이진 데이터(B₃B₂B₁B₀)를 수신하는 단계; 및 다음의 수학식에 따라 상기 제1이진 데이터의 크기 및 상기 제2이진 데이터의 크기를 비트단위로 동시에 비교하고, 그 비교결과에 상응하는 신호를 출력하는 단계를 구비하는 것을 특징으로 하는 이진 데이터 비교방법;

F(A≤B)=A₃'·B₃+(A₃'+B₃){A₂'·B₂+(A₂'+B₂){A₁'·B₁+(A₁'+B₁)(A₀'+B₀)}}

상기 비교결과를 출력하는 단계는 상기 제1이진 데이터의 크기가 상기 제2이진 데이터의 크기보다 작거나 같은 경우, 상기 비교결과에 상응하는 신호는 논리 하이인 것을 특징으로 한다.

상기 기술적 과제를 달성하기 위한 이진 데이터 비교방법은 각각 N비트로 구성된 제1이진 데이터(A_n-1A_n-2...A₁A₀) 및 제2이진 데이터(B_n-1B_n-2...B₁B₀)를 수신하는 단계; 및 다음의 수학식에 따라 상기 제1이진 데이터의 크기 및 상기 제2이진 데이터의 크기를 비트단위로 동시에 비교하고, 그 비교결과에 상응하는 신호를 출력하는 단계를 구비하는 것을 특징으로 하는 이진 데이터 비교방법;

여기서, 첨자는 상기 제1이진 데이터 및 상기 제2이진 데이터의 비트 위치를 나타내고, 프라임(')은 대응되는 비트의 반전신호을 의미한다. 상기 비교결과를 출력하는 단계는 상기 제1이진 데이터의 크기가 상기 제2이진 데이터의 크기보다 작거나 같은 경우, 상기 비교결과에 상응하는 신호는 논리 하이인 것을 특징으로 하는 데이터 비교방법.

상기 기술적 과제를 달성하기 위한 각각 4비트로 구성된 제1이진 데이터(A₃A₂A₁A₀)와 제2이진 데이터(B₃B₂B₁B₀)를 수신하고, 비교하기 위한 이진 비교회로는 제1노드; 제2노드; 제3노드; 제4노드; 제5노드; 전원전압과 상기 제1노드사이에 접속되고, 클락신호에 응답하여 상기 제1노드를 전원전압으로 프리차지하기 위한 제1트랜지스터; 상기 제1노드와 상기 제2노드사이에 접속되고, 반전된 상기 제1이진 데이터의 최상위비트와 상기 제2이진 데이터의 최상위비트의 논리합 신호를 수신하는 게이트를 구비하는 제2트랜지스터; 상기 제2노드와 상기 제3노드사이에 접속되고, 반전된 상기 제1이진 데이터의 최하위비트로부터 두 번째 비트와 상기 제2이진 데이터의 최하위비트로부터 두 번째 비트의 논리합 신호를 수신하는 게이트를 구비하는 제3트랜지스터; 상기 제3노드와 상기 제4노드사이에 접속되고, 반전된 상기 제1이진 데이터의 최하위비트로부터 첫 번째 비트와 상기 제2이진 데이터의 최하위비트로부터 첫 번째 비트의 논리합 신호를 수신하는 게이트를 구비하는 제4트랜지스터; 상기 제4노드와 상기 제5노드사이에 접속되고, 반전된 상기 제1이진 데이터의 최하위비트와 상기 제2이진 데이터의 최하위비트의 논리합 신호를 수신하는 게이트를 구비하는 제5트랜지스터; 상기 제3노드와 상기 제5노드사이에 접속되고, 반전된 상기 제1이진 데이터의 최하위비트로부터 첫 번째 비트와 상기 제2이진 데이터의 최하위비트로부터 첫 번째 비트의 논리곱 신호를 수신하는 게이트를 구비하는 제6트랜지스터; 상기 제2노드와 상기 제5노드사이에 접속되고, 반전된 상기 제1이진 데이터의 최하위비트로부터 두 번째 비트와 상기 제2이진 데이터의 최하위비트로부터 두 번째 비트의 논리곱 신호를 수신하는 게이트를 구비하는 제7트랜지스터; 상기 제1노드와 상기 제5노드사이에 접속되고, 반전된 상기 제1이진 데이터의 최상위 비트와 상기 제2이진 데이터의 최상위 비트의 논리곱 신호를 수신하는 게이트를 구비하는 제8트랜지스터; 및 상기 제5노드와 접지전압사이에 접속되고, 상기 클락신호에 응답하여 상기 제5노드를 접지전압으로 풀-다운하기 위한 제9트랜지스터를 구비한다.

상기 이진 비교회로는 상기 제1노드에 접속되고, 상기 제1노드의 전압을 수신하고, 반전시키기 위한 반전회로를 더 구비한다. 상기 제1 내지 제9트랜지스터는 MOS트랜지스터이다.

상기 기술적 과제를 달성하기 위한 각각이 다수의 비트들로 구성된 제1 이진데이터와 제2 이진데이터를 수신하고, 비교하기 위한 이진 비교회로는 전원전압과 제1노드사이에 접속되고, 클락신호에 응답하여 스위칭되는 제1스위칭회로; 제2노드와 접지전압사이에 접속되고, 상기 클락신호에 응답하여 스위칭되는 제2스위칭회로; 각각이 제1단과 제2단을 구비하고, 상기 제1노드와 상기 제2노드사이에 직렬로 접속되며, 대응되는 제1논리신호에 응답하여 각각 스위칭되는 다수개의 제3 스위칭 회로들; 및 상기 제3스위칭 회로들 중에서 상기 제1이진 데이터 및 상기 제2진 데이터의 최하위 비트를 수신하는 스위칭 회로를 제외한 나머지 상기 다수개의 제3 스위칭 회로들 각각의 제1단과 상기 제2노드 사이에 접속되며, 대응되는 제2논리신호에 응답하여 각각 스위칭되는 다수개의 제4스위칭 회로들을 구비한다.

상기 제1논리신호는 상기 제1 이진데이터의 해당비트의 반전신호와 상기 제2이진데이터의 해당비트의 논리합 신호이다. 상기 제2논리신호는 상기 제1 이진데이터의 해당비트의 반전신호와 상기 제2 이진 데이터의 해당비트의 논리곱 신호이다.

상기 1 내지 상기 제4스위칭 회로들 각각은 MOS트랜지스터이다. 상기 이진 비교회로는 상기 제1노드에 접속되고, 상기 제1노드의 전압을 수신하고, 반전시키기 위한 반전회로를 더 구비한다.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를나타낸다.

도 1은 본 발명에 따른 비교회로를 나타낸다.

도 1을 참조하면, 본 발명에 따른 고속 이진비교회로(100)는 각각 4비트로 구성되는 두 개의 이진 데이터, A[3:0]=A₃A₂A₁A₀, B[3:0]=B₃B₂B₁B₀을 수신하고 수학식 1 및 수학식 2를 사용하여 그 비교결과를 출력한다. 그러나 본 발명에 따른 이진 비교회로(100)는 다양한 데이터 형태 및 데이터 크기에도 적용할 수 있다.

수학식 1은 드 모르간(De Morgan)의 법칙에 따라 수학식 2로 변형할 수 있다.

여기서, A₃'는 반전된 상기 제1이진 데이터의 최상위비트를 의미하고, A₂'는 반전된 상기 제1이진 데이터의 최하위비트로부터 두 번째 비트를 의미하고, A₁'는 반전된 상기 제1이진 데이터의 최하위비트로부터 첫 번째 비트를 의미하고, A₀'은 반전된 상기 제1이진 데이터의 최하위비트를 의미한다. 또한, B₃은 상기 제2이진 데이터의 최상위비트를 의미하고, B₂는 상기 제2이진 데이터의 최하위비트로부터 두 번째 비트를 의미하고, B₁은 상기 제2이진 데이터의 최하위비트로부터 첫 번째 비트를 의미하고, B₀은 상기 제2이진 데이터의 최하위비트를 의미한다.

각각 1비트로 구성된 두 이진 데이터(A, B)의 비교는 수학식 3을 통하여 수행된다.

각각 2비트로 구성된 두 이진 데이터(A, B)의 비교는 수학식 4을 통하여 수행된다.

각각 3비트로 구성된 두 이진 데이터(A, B)의 비교는 수학식 5을 통하여 수행된다.

상기 수학식 2 내지 수학식 5를 일반화하는 경우, 일반화된 수학식은 수학식 6으로 표현된다.

수학식 1 내지 수학식 6을 참조하면, 만일 A≤B이면 F는 1(True), 즉 이진 데이터 B가 이진 데이터 A보다 크거나 같다는 것을 의미한다. 예컨대 A₃B₃이 01이면, F는 1이다. 그리고 A₃=B₃이고, A₂B₂가 01이면, F는 1, 즉 이진데이터 B가 이진데이터 A보다 크다는 것을 의미한다.

수학식 1 내지 수학식 6을 참조하면, 첨자는 N비트 이진 데이터의 각 비트 위치를 나타내고, 프라임(')는 해당 비트의 반전신호를 의미한다.

도 1에 도시된 이진 비교회로(100)는 수학식 2를 메모리 칩상에서 구현한 것이다. 도 1을 참조하면, 이진 비교회로(100)는 다수개의 트랜지스터들(10 내지 26)과 인버터(30)를 구비한다. 이진 비교회로(100)는 동적 회로 스타일(Dynamic Circuit Style)로 구성된다. 그리고 이진 비교회로(100)는 TSPC 스타일(True-Single Phase Clocking Style)로 구현된다.

PMOS 트랜지스터(10)는 전원전압(VDD)과 노드(NOD1)사이에 접속되고, 클락신호(CLK)는 PMOS트랜지스터(10)의 게이트로 입력된다. PMOS 트랜지스터(10)는 클락신호(CLK)에 응답하여 노드(NOD1)를 전원전압(VDD)레벨로 풀-업한다.

NMOS트랜지스터(12)는 노드(NOD1)와 노드(NOD3)사이에 접속되고, 이진 데이터 B의 MSB(B₃)와 반전된 이진데이터 A의 MSB(A₃')의 논리합(OR)의 결과는 NMOS트랜지스터(12)의 게이트로 입력된다.

NMOS트랜지스터(14)는 노드(NOD3)와 노드(NOD5)사이에 접속되고, 이진 데이터 B의 최하위비트로부터 두 번째 비트(B₂)와 반전된 이진 데이터 A의 최하위비트로부터 두 번째 비트(A₂')의 논리합의 결과는 NMOS트랜지스터(14)의 게이트로 입력된다.

NMOS트랜지스터(16)는 노드(NOD5)와 노드(NOD7)사이에 접속되고, 이진 데이터 B의 최하위비트로부터 첫 번째 비트(B₁)와 반전된 이진데이터 A의 최하위비트로부터 첫 번째 비트(A₁')의 논리합의 결과는 NMOS트랜지스터(16)의 게이트로 입력된다.

NMOS트랜지스터(18)는 노드(NOD7)와 노드(NOD9)사이에 접속되고, 이진 데이터 B의 최하위비트(B₀)와 반전된 이진데이터 A의 최하위비트(A₀')의 논리합의 결과는 NMOS트랜지스터(18)의 게이트로 입력된다.

NMOS트랜지스터(20)는 노드(NOD5)와 노드(NOD9)사이에 접속되고, 이진데이터 B의 최하위비트로부터 첫 번째 비트(B₁)와 반전된 이진데이터 A의 최하위비트로부터 첫 번째 비트(A₁')의 논리곱(AND)의 결과는 NMOS트랜지스터(20)의 게이트로 입력된다.

NMOS트랜지스터(22)는 노드(NOD3)와 노드(NOD9)사이에 접속되고, 이진 데이터 B의 최하위비트로부터 두 번째 비트(B₂)와 반전된 이진 데이터 A의 최하위비트로부터 두 번째 비트(A₂')의 논리곱의 결과는 NMOS트랜지스터(22)의 게이트로 입력된다.

NMOS트랜지스터(24)는 노드(NOD1)와 노드(NOD9)사이에 접속되고, 이진 데이터 B의 MSB(B₃)와 반전된 이진데이터 A의 MSB(A₃')의 논리곱의 결과는 NMOS트랜지스터(24)의 게이트로 입력된다.

즉, 직렬로 접속되는 트랜지스터들(12, 14, 16 및 18)각각은 제1단자와 제2단자를 각각 구비하며, 대응되는 노드들 사이(예컨대, NMOS 트랜지스터(12)는 노드(NOD1)와 노드(NOD3)에 접속되고, NMOS 트랜지스터(14)는 노드(NOD3)와 노드(NOD5)에 접속된다.)에 접속되며, 각 트랜지스터(12, 14, 16, 18)는 대응되는 게이트로 입력되는 논리합신호에 응답하여 스위칭된다.

다수개의 트랜지스터들(24, 22, 20)각각은 상기 이진 데이터(A)의 최하위비트 및 상기 이진 데이터(B)의 최하위 비트의 논리조합(A₀'+B₀)을 수신하는 트랜지스터(18)를 제외한 나머지 트랜지스터들(12, 14, 16)각각의 제1단이 접속된 노드 (NOD1, NOD3, NOD5)와 노드(NOD9)사이에 접속되며, 대응되는 논리곱신호에 응답하여 각각 스위칭된다.

NMOS 트랜지스터(26)는 노드(NOD9)와 접지전압(VSS)사이에 접속되고, 클락신호(CLK)는 NMOS 트랜지스터(26)의 게이트로 입력된다. 인버터(30)의 입력단은 제1노드(NOD1)에 접속되고, 인버터(30)는 노드(NOD1)의 출력전압을 수신하고, 반전하고, 반전된 출력신호(F(=A≤B))를 출력한다.

도 1을 참조하여 본 발명에 따른 이진 비교회로(100)의 동작을 설명하면 다음과 같다. 클락신호(CLK)가 제1상태(예컨대 논리 '로우(low)')인 경우, PMOS트랜지스터(10)는 노드(NOD1)를 전원전압(VDD)레벨로 풀-업하므로, 이진 비교회로(100)의 출력신호(F)는 논리'로우'이다.

클락신호(CLK)가 제2상태(예컨대 논리 '하이(high)')인 경우, 이진 비교회로(100)는 입력되는 4비트의 두 이진 데이터 A 및 B를 수신하고, 수학식 2에 따라 두 이진 데이터의 크기를 비교하고, 그 비교결과(F)를 출력한다. 이진 비교회로(100)의 출력신호(F)는 1(제2상태, 또는 논리 하이) 또는 0(제1상태, 또는 논리 로우)이다. A≤B인 경우 이진비교회로(100)의 출력신호(F)는 1이고, 그 외의 경우 이진 비교회로(100)의 출력신호(F)는 0이다.

도 2는 본 발명에 따른 이진 비교회로의 입출력 데이터를 예를 나타낸다. 도 1 및 도 2를 참조하면, 이진 비교회로(100)의 노드(NOD1)는 제1상태의 클락신호 (CLK)에 응답하여 전원전압(VDD)레벨로 프리차지된다. 이하 클락신호(CLK)가 제2상태인 경우에서 이진비교회로(100)의 비교 동작이 상세히 설명된다.

입력 이진데이터 A[3:0], 즉 A₃A₂A₁A₀이 0000₂이고, 다른 입력 이진 데이터 B[3:0], 즉 B₃B₂B₁B₀이 0000₂인 경우, 반전된 입력 이진 데이터A'[3:0], 즉 A₃'A₂'A₁'A₀'은 1111₂이므로, 각 NMOS 트랜지스터(12, 14, 16, 18)는 대응되는 게이트로 입력되는 논리신호(A₃'+B₃, A₂'+B₂, A₁'+B₁, A₀'+B₀)에 응답하여 각각 턴-온된다. 따라서 전원전압(VDD)레벨로 프리차지되어 있던 노드(NOD1)는 접지전압(VSS)레벨로 풀-다운되므로, 인버터(30)의 출력신호(F)는 논리 로우에서 논리 하이로 천이한다. 그러므로 이진 비교회로(100)의 출력신호(F)는 1이다. 즉. A≤B라는 조건은 만족된다.

또한, 입력 이진데이터 A[3:0]이 1111₂이고, 다른 입력 이진 데이터 B[3:0]이 0000₂인 경우, 반전된 입력 이진 데이터A'[3:0]은 0000이므로, 대응되는 각 NMOS 트랜지스터(12, 14, 16, 18, 20, 22, 24)의 게이트로 입력되는 논리신호(A₃'+B₃, A₂'+B₂, A₁'+B₁, A₀'+B_0,A₁'B₁, A₂'B₂, A₃'B₃)는 모두 논리 로우이다. 여기서, 각 논리신호(A₃'+B₃, A₂'+B₂, A₁'+B₁, A₀'+B_0,A₁'B₁, A₂'B₂, A₃'B₃)는 대응되는 논리합 회로 및 논리곱 회로로 발생시킬 수 있다.

따라서 인버터(30)는 전원전압(VDD)레벨로 프리차지된 노드(NOD1)의 출력신호를 수신하고, 이를 반전시키고 반전된 신호(F)를 출력한다. 즉 이진 비교회로 (100)의 출력신호(F)는 논리 로우이므로, 두 입력 이진 데이터 A[3:0]과 B[3:0]은 A≤B라는 조건을 만족시키지 못한다.

그리고, 입력 이진데이터 A[3:0]이 0001이고, 다른 입력 이진데이터 B[3:0]이 0010인 경우, A'[3:0], 즉 A₃'A₂'A₁'A₀'은 1110이므로, 노드(NOD1)는 NMOS 트랜지스터들(12, 14, 20 및 26)을 통하여 접지전압(VSS)과 접속된다. 따라서 전원전압(VDD)레벨로 프리차지되어 있던 노드(NOD1)는 접지전압(VSS)레벨로 풀-다운되므로, 인버터의 출력신호(F)는 논리 로우에서 논리 하이로 천이한다. 그러므로 이진 비교회로(100)의 출력신호(F)는 1이다. 즉. A≤B라는 조건은 만족된다.

또한, 입력 이진데이터 A[3:0]이 0111이고, 다른 입력 이진데이터 B[3:0]이 1000인 경우, A'[3:0]은 1110이므로, 노드(NOD1)는 NMOS 트랜지스터들(24 및 26)을 통하여 접지전압(VSS)과 접속된다. 따라서 전원전압(VDD)레벨로 프리차지되어 있던노드(NOD1)는 접지전압(VSS)레벨로 풀-다운되므로, 인버터의 출력신호(F)는 논리 로우에서 논리 하이로 천이한다. 그러므로 이진 비교회로(100)의 출력신호(F)는 1이다. 즉. A≤B라는 조건은 만족된다.

도 1을 참조하면, 각각 2비트로 구성된 두 이진 데이터(A, B)를 수신하고, 비교하기 위한 회로구성은 트랜지스터들(10, 16, 18, 20, 26)을 구비한다. 또한, 각각 3비트로 구성된 두 이진 데이터(A, B)를 수신하고, 비교하기 위한 회로구성은 트랜지스터들(10, 14, 16, 18, 20, 22 및 26)을 구비한다. 따라서 N(N은 자연수)비트로 구성된 두 이진 데이터(A, B)를 수신하고, 비교하기 위한 회로구성은 수학식 6과 도 1을 통하여 용이하게 이해될 수 있을 것이다.

본 발명에 따른 이진 비교회로(100)는 마이크로 프로세서의 분기예측회로 (branch prediction circuit), 비터비 디코더(Viterbi decoder)의 ACS회로(Adder-Compare-select circuit) 등에 사용될 수 있다. 본 발명에 따른 이진비교회로(100)는 적은 수의 트랜지스터들(12, 14, 16 및 18)이 직렬로 접속되므로, 바디 효과(body effect)로 인한 동작속도의 감소는 최소화된다.

본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

상술한 바와 같이 본 발명에 따른 이진 비교회로는 동적회로 스타일의 트랜지스터들로 구현되므로 데이터 비교속도, 즉 동작속도는 향상되고, 트랜지스터들의 개수가 감소한다.

따라서 반도체 칩상에 구현되는 이진 비교회로의 전체적인 레이아웃 면적은 감소한다.

또한, 본 발명에 따른 이진 비교 회로는 적은 수의 트랜지스터들로 구현되므로, 이진 비교회로의 소비전력은 감소한다.

그리고 본 발명에 따른 데이터 비교방법은 입력되는 두 데이터를 수신하고, 신속하게 두 데이터의 크기를 비교할 수 있는 효과가 있다.

Claims

이진 데이터 비교방법에 있어서,

각각 4비트로 구성된 제1이진 데이터(A₃A₂A₁A₀) 및 제2이진 데이터(B₃B₂B₁B₀)를 수신하는 단계; 및

다음의 수학식에 따라 상기 제1이진 데이터의 크기 및 상기 제2이진 데이터의 크기를 비트단위로 동시에 비교하고, 그 비교결과에 상응하는 신호를 출력하는 단계를 구비하는 것을 특징으로 하는 이진 데이터 비교방법;

F(A≤B)=A₃'·B₃+(A₃'+B₃){A₂'·B₂+(A₂'+B₂){A₁'·B₁+(A₁'+B₁)(A₀'+B₀)}}

여기서, A₃'는 반전된 상기 제1데이터의 최상위비트를 의미하고, A₂'는 반전된 상기 제1데이터의 최하위비트로부터 두 번째 비트를 의미하고, A₁'는 반전된 상기 제1데이터의 최하위비트로부터 첫 번째 비트를 의미하고, A₀'은 반전된 상기 제1데이터의 최하위비트를 의미하고, B₃은 상기 제2데이터의 최상위비트를 의미하고, B₂는 상기 제2데이터의 최하위비트로부터 두 번째 비트를 의미하고, B₁은 상기 제2데이터의 최하위비트로부터 첫 번째 비트를 의미하고, B₀은 상기 제2데이터의 최하위비트를 의미한다.
제1항에 있어서, 상기 비교결과를 출력하는 단계는 상기 제1이진 데이터의 크기가 상기 제2이진 데이터의 크기보다 작거나 같은 경우, 상기 비교결과에 상응하는 신호는 논리 하이인 것을 특징으로 하는 데이터 비교방법.
이진 데이터 비교방법에 있어서,

각각 N비트로 구성된 제1이진 데이터(A_n-1A_n-2...A₁A₀) 및 제2이진 데이터 (B_n-1B_n-2...B₁B₀)를 수신하는 단계; 및

다음의 수학식에 따라 상기 제1이진 데이터의 크기 및 상기 제2이진 데이터의 크기를 비트단위로 동시에 비교하고, 그 비교결과에 상응하는 신호를 출력하는 단계를 구비하는 것을 특징으로 하는 이진 데이터 비교방법;

여기서, 첨자는 상기 제1이진 데이터 및 상기 제2이진 데이터의 비트 위치를 나타내고, 프라임(')은 대응되는 비트의 반전신호을 의미한다.
제3항에 있어서, 상기 비교결과를 출력하는 단계는 상기 제1이진 데이터의 크기가 상기 제2이진 데이터의 크기보다 작거나 같은 경우, 상기 비교결과에 상응하는 신호는 논리 하이인 것을 특징으로 하는 데이터 비교방법.
각각 4비트로 구성된 제1이진 데이터(A₃A₂A₁A₀)와 제2이진 데이터(B₃B₂B₁B₀)를 수신하고, 비교하기 위한 이진 비교회로에 있어서,

제1노드;

제2노드;

제3노드;

제4노드;

제5노드;

전원전압과 상기 제1노드사이에 접속되고, 클락신호에 응답하여 상기 제1노드를 전원전압으로 프리차지하기 위한 제1트랜지스터;

상기 제1노드와 상기 제2노드사이에 접속되고, 반전된 상기 제1이진 데이터의 최상위비트와 상기 제2이진 데이터의 최상위비트의 논리합 신호를 수신하는 게이트를 구비하는 제2트랜지스터;

상기 제2노드와 상기 제3노드사이에 접속되고, 반전된 상기 제1이진 데이터의 최하위비트로부터 두 번째 비트와 상기 제2이진 데이터의 최하위비트로부터 두 번째 비트의 논리합 신호를 수신하는 게이트를 구비하는 제3트랜지스터;

상기 제3노드와 상기 제4노드사이에 접속되고, 반전된 상기 제1이진 데이터의 최하위비트로부터 첫 번째 비트와 상기 제2이진 데이터의 최하위비트로부터 첫 번째 비트의 논리합 신호를 수신하는 게이트를 구비하는 제4트랜지스터;

상기 제4노드와 상기 제5노드사이에 접속되고, 반전된 상기 제1이진 데이터의 최하위비트와 상기 제2이진 데이터의 최하위비트의 논리합 신호를 수신하는 게이트를 구비하는 제5트랜지스터;

상기 제3노드와 상기 제5노드사이에 접속되고, 반전된 상기 제1이진 데이터의 최하위비트로부터 첫 번째 비트와 상기 제2이진 데이터의 최하위비트로부터 첫 번째 비트의 논리곱 신호를 수신하는 게이트를 구비하는 제6트랜지스터;

상기 제2노드와 상기 제5노드사이에 접속되고, 반전된 상기 제1이진 데이터의 최하위비트로부터 두 번째 비트와 상기 제2이진 데이터의 최하위비트로부터 두 번째 비트의 논리곱 신호를 수신하는 게이트를 구비하는 제7트랜지스터;

상기 제1노드와 상기 제5노드사이에 접속되고, 반전된 상기 제1이진 데이터의 최상위 비트와 상기 제2이진 데이터의 최상위 비트의 논리곱 신호를 수신하는 게이트를 구비하는 제8트랜지스터; 및

상기 제5노드와 접지전압사이에 접속되고, 상기 클락신호에 응답하여 상기 제5노드를 접지전압으로 풀-다운하기 위한 제9트랜지스터를 구비하는 것을 특징으로 하는 이진 비교회로.
제5항에 있어서, 상기 이진 비교회로는 상기 제1노드에 접속되고, 상기 제1노드의 전압을 수신하고, 반전시키기 위한 반전회로를 더 구비하는 것을 특징으로 하는 이진 비교회로.
제5항에 있어서, 상기 제1 내지 제9트랜지스터는 MOS트랜지스터인 것을 특징으로 하는 이진 비교회로.
각각이 다수의 비트들로 구성된 제1 이진데이터와 제2 이진데이터를 수신하고, 비교하기 위한 이진 비교회로에 있어서,

전원전압과 제1노드사이에 접속되고, 클락신호에 응답하여 스위칭되는 제1스위칭회로;

제2노드와 접지전압사이에 접속되고, 상기 클락신호에 응답하여 스위칭되는 제2스위칭회로;

각각이 제1단과 제2단을 구비하고, 상기 제1노드와 상기 제2노드사이에 직렬로 접속되며, 대응되는 제1논리신호에 응답하여 각각 스위칭되는 다수개의 제3 스위칭 회로들; 및

상기 제3스위칭 회로들 중에서 상기 제1이진 데이터 및 상기 제2진 데이터의 최하위 비트를 수신하는 스위칭 회로를 제외한 나머지 상기 다수개의 제3 스위칭회로들 각각의 제1단과 상기 제2노드 사이에 접속되며, 대응되는 제2논리신호에 응답하여 각각 스위칭되는 다수개의 제4스위칭 회로들을 구비하는 것을 특징으로 하는 이진 비교회로.
제8항에 있어서, 상기 제1논리신호는 상기 제1 이진데이터의 해당비트의 반전신호와 상기 제2이진데이터의 해당비트의 논리합 신호인 것을 특징으로 하는 이진 비교회로.
제8항에 있어서, 상기 제2논리신호는 상기 제1 이진데이터의 해당비트의 반전신호와 상기 제2 이진 데이터의 해당비트의 논리곱 신호인 것을 특징으로 하는 이진 비교회로.
제8항에 있어서, 상기 1 내지 상기 제4스위칭 회로들 각각은 MOS트랜지스터인 것을 특징으로 하는 이진 비교회로.
제8항에 있어서, 상기 이진 비교회로는 상기 제1노드에 접속되고, 상기 제1노드의 전압을 수신하고, 반전시키기 위한 반전회로를 더 구비하는 것을 특징으로 하는 이진 비교회로.