KR100250709B1

KR100250709B1 - 디지탈 대소 비교기

Info

Publication number: KR100250709B1
Application number: KR1019970036113A
Authority: KR
Inventors: 손종일
Original assignee: 김영환; 현대반도체주식회사
Priority date: 1997-07-30
Filing date: 1997-07-30
Publication date: 2000-04-01
Also published as: KR19990012640A

Abstract

본 발명은 디지털 대소 비교기에 관한 것으로서, 특히 트랜지스터를 사용하여 구성이 간단하고 동작속도를 향상시켜 비트수가 많은 디지털 신호의 비교에 적합한 디지털 대소비교기에 관한 것으로 디지털 대소 비교기는 입력된 두 개의 디지털신호 (A,B)를 비트단위로 비교하여 같으면 '1' 다르면 '0'을 입력신호비교값(a)으로 출력하는 입력신호비교부와, 상기 입력신호비교부의 입력신호비교값(a)출력에 따라서 상위비트부터 시작하여 입력신호비교값(a)의 출력이 '1' 일때만 해당하는 A신호의 비트를 입력된 두 신호의 대소신호(Q)로 출력하는 대소신호검출부와 상기 입력 신호비교부의 입력신호비교값(a)출력에 따라 입력된 두 신호의 등가신호(EQ)를 출력하는 등가신호검출부(30)를 가지고 디지털 대소 비교기를 구성함으로서 입력된 신호를 트랜지스터를 통하여 직접 전달시켜 출력을 형성하므로 논리적인 구성이 필요치 않아 구성이 간단하고 동작속도를 크게 향상시킬 수 있다.

Description

디지털 대소 비교기

본 발명은 디지털 대소 비교기에 관한 것으로서, 특히 트랜지스터를 사용하여 구성이 간단하고 동작속도를 향상시켜 비트수가 많은 디지털 신호의 비교에 적합한 디지털 대소비교기에 관한 것이다.

일반적으로 디지털 대소 비교기는 입력되는 두 개의 디지털 신호의 비교를 위하여 다수개의 논리 게이트의 조합을 그현하여 사용한다.

그러므로 입력되는 디지털 신호의 비트수에 따라 많은 수의 논리 게이트를 사용하여야며 특별한 알고리듬이 없어 게이트의 수와 동작속도에 많은 손실을 가지는 문제점을 가진다.

따라서, 본 발명의 목적은 논리, 게이트의 수를 줄이며 동작속도를 향상시킬 수 있도록 논리게이트를 대신하여 트랜지스터를 사용한 디지털 대소 비교기를 제공하는데 있다.

상기 목적을 달성하기 위한 디지털 대소 비교기는 입력신호비교부와 대소신호검출부와 등가신호검출부를 포함한다.

이하, 첨부한 도면을 참고하여 본 발명을 상세히 설명한다.

도1은 본 발명에 따른 디지털 대소 비교기의 구체적인 실시예인 3 비트 디지털 대소 비교기의 회로도.

* 도면의 주요부분에 대한 부호의 설명

10 : 입력신호비교부 20 : 대소신호검출부

30 : 등가신호검출부

도1은 본 발명에 따른 디지털 대소 비교기의 구체적인 실시예인 3 비트 디지털 대소 비교기의 회로도이다.

본 발명에 따른 디지털 대소 비교기는 입력된 두 개의 디지털신호 (A,B)를 비트 단위로 비교하여 같으면 '1' 다르면 '0'을 입력신호비교값(a1∼a3)으로 출력하는 입력신호비교부(10)와, 상기 입력신호비교부(10)의 입력신호비교값(a1∼a3)출력에 따라서 상위비트부터 시작하여 입력신호비교값(a1∼a3)의 출력이 '1' 일때만 해당하는 A신호의 비트를 입력된 두 신호의 대소신호(Q)로 출력하는 대소신호검출부(20)와 상기 입력신호비교부(10)의 입력신호비교값(a1∼a3)출력에 따라 입력된 두신호의 등가신호(EQ)를 출력하는 등가신호검출부(30)을 가진다.

상기 입력신호비교부(10)는 3비트 입력신호B(B0∼B2)는 제1∼제3NMOS트랜지스터(NM1∼NM3)의 소오스와 제1∼제3인버터(INV1∼INV3)를 거쳐 제4∼제6NMOS트랜지스터(NM4∼NM6)의 소오스에 각각 인가되고, 3비트 입력신호A(A0∼A2)는 제1∼제3NMOS트랜지스터(NM1∼NM3)의 게이트와 제4∼제6인버터(INV4∼INV6)를 거쳐 제4∼제6NMOS트랜지스터(NM4∼NM6)의 게이트에 각각 인가되며, 상기 제1MOS트랜지스터(NM1)와 제4NOS트랜지스터(NM4)의 드레인이 공동, 상기 제2MOS트랜지스터(NM2)와 제5NOS트랜지스터(NM5)의 드레인이 공동, 상기 제3MOS트랜지스터(NM3)와 제6NOS트랜지스터(NM6)의 드레인이 공동으로 입력신호의 비교값(a1∼a3)을 출력한다.

상기 대소신호검출부(20)는 3비트 입력신호A(A0∼A2)가 제1∼제3PMOS트랜지스터(PM1∼PM3)의 소오스에 각각 인가되고, 제1입력신호의 비교값(a1)은 제1PMOS트랜지스터(PM1)의 게이트 및 제7인버터(INV7)를 거쳐 제2 및 제3PMOS트랜지스터(PM2, PM3)의 게이트에 인가되고, 제2입력신호의 비교값(a2)는 소오스가 제2PMOS트랜지스터(PM2)의 드레인과 공통인 제4PMOS트랜지스터(PM4)의 게이트 및 제8인버터(INV8)를 거쳐 소오스가 제3PMOS트랜지스터(PM3)의 드레인과 공통인 제5PMOS트랜지스터(PM5)의 게이트에 인가되고, 제3입력신호의 비3교값(a3)는 소오스가 제5PMOS트랜지스터(PM5)의 드레인과 공통이고 드레인은 제1PMOS트랜지스터(PM1) 및 제4PMOS트랜지스터(PM4)드레인과 공통으로 입력된 두 신호의 대소신호(Q)를 출력하는 제6PMOS트랜지스터(PM6)를 가진다.

상기 등가신호검출부(30)는 입력신호비교부(10)의 입력신호 비교값(a1∼a3)이 게이트에 인가되고 대소신호검출부(20)의 출력단과 접지 사이에 직렬로 연결된 제7∼제9NMOS트랜지스터(NM7∼NM9)와 입력신호 비교값(a1∼a3)을 입력받아 입력된 두 신호의 등가신호(EQ)를 출력하는 앤드게이트(AG)를 가진다.

상술한 3 비트 디지털 대소 비교기의 동작은 다음과 같다.

1)A가 B보다 큰 경우(A=b101, B=b100)

입력신호비교부(10)에 A=b101, B=b100가 입력되면 제1NMOS트랜지스터(NM1), 제5NMOS트랜지스터(NM5), 제3NMOS트랜지스터(NM3)는 '온' 되고 제4NMOS트랜지스터(NM4), 제2NMOS트랜지스터(NM2), 제6NMOS트랜지스터(NM6)는 '오프" 되어 입력신호비교값(a1∼a3)의 출력은 a1='1', a2='1', a3='0'가 된다.

대소신호검출부(20)에서는 입력신호비교값(a1∼a3)의 출력이 a1='1', a2='1', a3='0' 이므로 제3PMOS트랜지스터(PM3), 제5PMOS트랜지스터(PM5), 제6PMOS트랜지스터(PM6)가 '온' 되어 A2값 즉 '1'을 입력된 두 신호의 대소신호(Q)로 출력한다.

등가신호검출부(30)에서는 입력신호비교값(a1∼a3) 출력이 a1='1'. a2='1', a3='0' 이므로 입력된 두 신호의 등가신호(EQ)의 출력은 '0'이된다.

2) A가 B보다 작은 경우(A=b100, B=b101)

입력신호비교부(10)에 A=b100, B=b101가 입력되면 제1NMOS트랜지스터(NM1), 제5NMOS트랜지스터(NM5), 제3NMOS트랜지스터(NM3)는 '오프' 되고 제4NMOS트랜지스터(NM4), 제2NMOS트랜지스터(NM2), 제6NMOS트랜지스터(NM6)는 '온' 되어 입력신호비교값(a1∼a3)의 출력은 a1='1'. a2='1', a3='0'가 된다.

대소신호검출부(20)에서는 입력신호비교값(a1∼a3)의 출력이 a1='1', a2='1', a3='0' 이므로 제3PMOS트랜지스터(PM3), 제5PMOS트랜지스터(PM5), 제6PMOS트랜지스터(PM6)가 '온' 되어 A2값 즉 '0'을 입력된 두 신호의 대소신호(Q)로 출력한다.

등가신호검출부(30)에서는 입력신호비교값(a1∼a3) 출력이 a1='1', a2='1', a3='0' 이므로 입력된 두 신호의 등가신호(EQ)의 출력은 '0'이 된다.

3) A와 B가 같은 경우(A=b111, B=b111)

입력신호비교부(10)에 A=b111, B=b111가 입력되면 제1NMOS트랜지스터(NM1), 제2NMOS트랜지스터(NM2), 제3NMOS트랜지스터(NM3)는 '온' 되고 제4NMOS트랜지스터(NM4), 제5NMOS트랜지스터(NM5), 제6NMOS트랜지스터(NM6)는 '오프' 되어 입력신호비교값(a1∼a3)의 출력은 a1='1', a2='1', a3='1'가 된다.

대소신호검출부(20)에서는 입력신호비교값(a1∼a3)의 출력이 a1='1', a2='1', a3='1' 이므로 제7NMOS트랜지스터(NM7), 제8NMOS트랜지스터(NM8), 제9NMOS트랜지스터(NM9)가 '온' 되어 접지레밸 즉 '0'을 입력된 두 신호의 대소신호(Q)로 출력한다.

등가신호검출부(30)에서는 입력신호비교값(a1∼a3) 출력이 a1='1', a2='1', a3='1' 이므로 입력된 두 신호의 등가신호(EQ)의 출력은 '1'이 된다.

이와 같은 출력의 결과를 표 1과 표 2에 나타낸다.

[표 1]

[표 2]

상기 디지털 대소 비교기는 입력신호의 비트수에 따라 다양한 비트단위의 대소비교기로의 변형이 가능하고 등가를 판정하는 로직을 다양한 함수로 구성할 수도 있다.

본 발명은 트랜지스터를 사용하여 디지털 대소 비교기를 구성함으로서 입력된 신호를 트랜지스터를 통하여 직접 전달시켜 출력을 형성하므로 논리적인 구성이 필요치 않아 구성이 간단하고 동작속도를 크게 향상시킬 수 있는 잇점이 있다.

Claims

(정정) 입력되는 두 개의 디지털 신호의 크기를 비교하여 출력하기 위해 입력신호비교부, 대소신호검출부, 등가신호검출부를 구비한 디지털 대소 비교기에 있어서, 상기 입력신호비교부는 3비트 입력신호B(B0∼B2)가 제1∼제3NMOD트랜지스터(NM1∼NM3)의 소오스와 제1∼제3인버터(INV∼INV3)를 거쳐 제4∼제6NMOS트랜지스터(NM4∼NM6)의 소오스에 각각 인가되고, 3비트 입력신호A(A0∼A2)는 제1∼제3NMOS트랜지스터(NM1∼NM3)의 게이트와 제4∼제6 인버터(INV4∼INV6)를 거쳐 제4∼제6NMOS트랜지스터(NM4∼NM6)의 게이트에 각각 인가되며, 상기 제1NMOS트랜지스터(NM1)와 제4NMOS트랜지스터(NM4)의 드레인이 공통으로, 상기 제2NMOS트랜지스터(NM2)와 제5NMOS트랜지스터(NM5)의 드레인이 공통으로, 상기 제3NMOS트랜지스터(NM3)와 제6NMOS트랜지스터(NM6)의 드레인이 공통으로 입력신호의 비교값(a1∼a3)을 출력하도록 구성되고, 상기 대소신호검출부는 3비트 입력신호A(A0∼A2)가 제1∼제3PMOS트랜지스터(PM1∼PM3)의 소오스에 각각 인가되고, 제1 입력신호의 비교값(a1)은 제1PMOS트랜지스터(PM1)의 게이트 및 제7인버터(INV7)를 거쳐 제2 및 제3PMOS트랜지스터(PM2, PM3)의 게이트에 인가되고, 제2입력신호의 비교값(a2)은 소오스가 제2 PMOS트랜지스터(PM2)의 드레인과 공통인 제4PMOS트랜지스터(PM4)의 게이트 및 제8인버터(INV8)를 거쳐 소오스가 제3PMOS트랜지스터(PM3)의 그레인과 공통인 제5PMOS트랜지스터(PM5)의 게이트에 인가되고, 제3입력신호의 비교값(a3)은 소오스가 제5PMOS트랜지스터(PM5)의 드레인과 공통이고 드레인은 제1PMOS트랜지스터(PM1) 및 제4PMOS트랜지스터(PM4)의 드레인과 공통으로 입력된 두 신호의 대소신호(Q)를 출력하는 제6PMOS트랜지스터(PM6)로 구성되며, 상기 등가신호검출부는 상기 입력신호비교부의 입력신호 비교값(a1∼a3)이 게이트에 인가되고 상기 대소신호검출부의 출력단과 접지 사이에 직렬로 연결된 제7∼제9NMOS트랜지스터(NM7∼NM9)와, 입력신호 비교값(a1∼a3)을 입력받아 두 신호의 등가신호(EQ)를 출력하는 앤드게이트(AG)로 구성된 것이 특징인 디지털 대소 비교기.
(정정) 청구항 1에 있어서, 상기 디지털 대소 비교기는 입력신호의 비트수에 따라 N비트 단위의 대소 비교기로서 변형이 가능한 것이 특징인 디지털 대소 비교기.