JPH01187630A - 大小比較回路 - Google Patents
大小比較回路Info
- Publication number
- JPH01187630A JPH01187630A JP63011207A JP1120788A JPH01187630A JP H01187630 A JPH01187630 A JP H01187630A JP 63011207 A JP63011207 A JP 63011207A JP 1120788 A JP1120788 A JP 1120788A JP H01187630 A JPH01187630 A JP H01187630A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- data
- bit
- output
- binary data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 6
- 230000000295 complement effect Effects 0.000 description 4
- 238000004891 communication Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/02—Comparing digital values
- G06F7/026—Magnitude comparison, i.e. determining the relative order of operands based on their numerical value, e.g. window comparator
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマイクロプロセッサ等において二つの数値デー
タの大小比較を行うための回路に関し、更に詳述すれば
、従来に比してより短い処理時間で比較結果が判明する
大小比較回路に関する。
タの大小比較を行うための回路に関し、更に詳述すれば
、従来に比してより短い処理時間で比較結果が判明する
大小比較回路に関する。
第４図は一例として、たとえばＮｅ１ｌ Ｈ，Ｅ、 Ｗ
ｅｓｔｅ及びＫａｍｒａｎ Ｅｓｈｒａｇｈｉａｎによ
るｒＰｒｉｎｃｉｐｌｅｓ ｏｆＣＭＯ３ＶＬＳＩ Ｄ
ｅｓｉｇｎＪの第３３３〜３３５頁に掲載されている大
小比較回路の構成を示すブロック図である。
ｅｓｔｅ及びＫａｍｒａｎ Ｅｓｈｒａｇｈｉａｎによ
るｒＰｒｉｎｃｉｐｌｅｓ ｏｆＣＭＯ３ＶＬＳＩ Ｄ
ｅｓｉｇｎＪの第３３３〜３３５頁に掲載されている大
小比較回路の構成を示すブロック図である。
この第４図において、５３ａ、５３ｂ、５３ｃ、５３ｄ
、５３ｅはそれぞれ全加算器（ツルアラダー）であり、
それぞれのキャリー出力端子Ｃｏが次段のキャリー入力
端子Ｃｉに順次接続されたキャリー直列に接続されζい
る。
、５３ｅはそれぞれ全加算器（ツルアラダー）であり、
それぞれのキャリー出力端子Ｃｏが次段のキャリー入力
端子Ｃｉに順次接続されたキャリー直列に接続されζい
る。
また第４図において、＾３＋Ａ２＋ＡＩ＋ＡＯ及びＢ
３ ＋ ８２ ＋ＢＩ＋ＢＯはそれぞれ八３．Ｂ３をＭ
ＳＢ （最上位ビ・ノド）とする自然２進数のデータＤ
＾、 ＤＢの各ビットである。
３ ＋ ８２ ＋ＢＩ＋ＢＯはそれぞれ八３．Ｂ３をＭ
ＳＢ （最上位ビ・ノド）とする自然２進数のデータＤ
＾、 ＤＢの各ビットである。
そして、第１の全加算器５３ａの一方のデータ入力端子
ａ１にはデータＤ＾のＬＳＢ （最下位ビット）八〇が
、他方のデータ入力端子ａ２にはインバータ５２ａによ
り反転されたデータＤＢのＬＳＢ （最下位ピント）Ｂ
。
ａ１にはデータＤ＾のＬＳＢ （最下位ビット）八〇が
、他方のデータ入力端子ａ２にはインバータ５２ａによ
り反転されたデータＤＢのＬＳＢ （最下位ピント）Ｂ
。
がそれぞれ入力されている。
更に、他の各全加算器５３ｂ、 ５３ｃ、 ５３ｄの両
データ入力端子にはそれぞれ両データＯＡ、 ＤＢの各
ビットＡＩ＋Ａ２＋Ａ３及びＢＩ＋８２＋８３がそれぞ
れ順次入力されている。
データ入力端子にはそれぞれ両データＯＡ、 ＤＢの各
ビットＡＩ＋Ａ２＋Ａ３及びＢＩ＋８２＋８３がそれぞ
れ順次入力されている。
なお、第１の全加算器５３ａのキャリー人力Ｃ４には電
源電圧、即ち２通信号の“１″が、また第５の全加算器
５３ｅの第１のデータ入力端子ａ１には接地電圧、即ち
２通信号の“Ｏ”が、同第２のデータ入力端子ａ２には
電源電圧、即ち２通信号の“１”がそれぞれ入力されて
いる。
源電圧、即ち２通信号の“１″が、また第５の全加算器
５３ｅの第１のデータ入力端子ａ１には接地電圧、即ち
２通信号の“Ｏ”が、同第２のデータ入力端子ａ２には
電源電圧、即ち２通信号の“１”がそれぞれ入力されて
いる。
またそれぞれの全加算器５３ａ、５３ｂ、５３ｃ、５３
ｄ、５３ｅの出力信号Ｓｏ ＋ Ｓ ＩＩ Ｓ２ ＊
Ｓ ３１ Ｓｓは、Ｓｓをサインビットとする加算結果
の信号の各ビン）である。
ｄ、５３ｅの出力信号Ｓｏ ＋ Ｓ ＩＩ Ｓ２ ＊
Ｓ ３１ Ｓｓは、Ｓｓをサインビットとする加算結果
の信号の各ビン）である。
このような従来の大小比較回路は以下のように動作する
。
。
自然２進数の大小比較を行うには、自然２進数にサイン
ビットを付加し、２の補数表現の２進数として減算を行
い、この結果が正か負かを判定すればよい、また全加算
器による２の補数表現の２進数の減算は被減算数をＡ、
減算数をＢとした場合に、（Ａ＋Ｕ＋１）で与えられる
。但し、πはＢの反転値、即ちＢが“１″であれば■は
“０”、Ｂが“０′であれば■は“１”である。
ビットを付加し、２の補数表現の２進数として減算を行
い、この結果が正か負かを判定すればよい、また全加算
器による２の補数表現の２進数の減算は被減算数をＡ、
減算数をＢとした場合に、（Ａ＋Ｕ＋１）で与えられる
。但し、πはＢの反転値、即ちＢが“１″であれば■は
“０”、Ｂが“０′であれば■は“１”である。
第４図は上述の処理を実現するための回路であり、第５
の全加算器５３ｅの第１のデータ入力端子ａ１への“０
′入力により自然２進数ＤＡ （Ａ ３Ａ ２＾ＩＡＯ
）に付加されるべきサインビット“０”が入力され、イ
ンバータ５２ａ〜５２ｄによりデータＤＢの各ビットＢ
ｏ−８３がそれぞれ反転されてそれぞれ龍〜５とし′ζ
入力される。また第５の全加算器５３ｅの第２のデータ
入力端子ａ２への“ｌ“入力により自然２進数ＤＢ （
８３Ｂ２Ｂ １Ｂ（１）に付加されるべきサインビット
“０”が“１”に反転されて入力される。
の全加算器５３ｅの第１のデータ入力端子ａ１への“０
′入力により自然２進数ＤＡ （Ａ ３Ａ ２＾ＩＡＯ
）に付加されるべきサインビット“０”が入力され、イ
ンバータ５２ａ〜５２ｄによりデータＤＢの各ビットＢ
ｏ−８３がそれぞれ反転されてそれぞれ龍〜５とし′ζ
入力される。また第５の全加算器５３ｅの第２のデータ
入力端子ａ２への“ｌ“入力により自然２進数ＤＢ （
８３Ｂ２Ｂ １Ｂ（１）に付加されるべきサインビット
“０”が“１”に反転されて入力される。
そして第１の全加算器５３ａのキャリー人力Ｃ４へは“
１”が入力され°ζいるので、自然２進数Ｄ＾及びＤＢ
の各ビット八３＋Ａ２＋ＡＩ、ＡＯ及びＢ３＋’２＋Ｂ
＋＋Ｂｏを各全加算器５３ａ、５３ｂ、５３ｃ、５３ｄ
、５３ｅに入力することにより減算が行われ、これによ
り２の補数表現の２進数（ＳｓＳ３Ｓ２ＳＩＳｏ）とし
て結果が得られる。
１”が入力され°ζいるので、自然２進数Ｄ＾及びＤＢ
の各ビット八３＋Ａ２＋ＡＩ、ＡＯ及びＢ３＋’２＋Ｂ
＋＋Ｂｏを各全加算器５３ａ、５３ｂ、５３ｃ、５３ｄ
、５３ｅに入力することにより減算が行われ、これによ
り２の補数表現の２進数（ＳｓＳ３Ｓ２ＳＩＳｏ）とし
て結果が得られる。
この際、減算計数回路のサインビットＳＳによりいずれ
の自然２進数が大であるかが判定可能である。
の自然２進数が大であるかが判定可能である。
即ち、
Ｓｓ−“Ｏ”であればＯＡ （Ａ ３Ａ ２Ａ ＩＡ
ｏ）≧ＤＢ （８３Ｂ ２８１Ｂ （１）、Ｓｓ−“１
′であれば０Ａ（Ａ３Ａ２＾ＩＡＯ）＜ＤＢ（８３Ｂ２
ＢＩＢＯ）、である。
ｏ）≧ＤＢ （８３Ｂ ２８１Ｂ （１）、Ｓｓ−“１
′であれば０Ａ（Ａ３Ａ２＾ＩＡＯ）＜ＤＢ（８３Ｂ２
ＢＩＢＯ）、である。
従って、第４図に示した回路により二つの自然２進数の
大小比較が可能である。
大小比較が可能である。
上述のような従来の大小比較回路では、多数の全加算器
が必要なため回路構成が複雑でまた回路規模も大きくな
り、更に結果を得るためには処理対象データの総てのビ
ットについての処理を行う必要があるので処理時間が長
くなる等の難点がある。この処理時間の問題は、データ
のビット数が大になればなる程深刻になることは言うま
でもない。
が必要なため回路構成が複雑でまた回路規模も大きくな
り、更に結果を得るためには処理対象データの総てのビ
ットについての処理を行う必要があるので処理時間が長
くなる等の難点がある。この処理時間の問題は、データ
のビット数が大になればなる程深刻になることは言うま
でもない。
本発明はこのような事情に鑑みてなされたものであり、
大小比較結果が迅速に得られる大小比較回路を、従来に
比してより簡素な回路構成にて、少ない素子数にて実現
することを目的とする。
大小比較結果が迅速に得られる大小比較回路を、従来に
比してより簡素な回路構成にて、少ない素子数にて実現
することを目的とする。
本発明の大小比較回路は、処理対象の二つの２進数のＭ
ＳＢ （最上位ビット）側から対応するビット同士を順
次１ビット判定手段にて比較し、この結果により一方の
ビットが大であると判定された場合にそのビットが含ま
れる２進数が大であると判定する構成を採っている。
ＳＢ （最上位ビット）側から対応するビット同士を順
次１ビット判定手段にて比較し、この結果により一方の
ビットが大であると判定された場合にそのビットが含ま
れる２進数が大であると判定する構成を採っている。
本発明の大小比較回路では、ＬＳＢ （Ｐｉから各ビッ
トが比較されるので、双方の対応するビットの値が異な
る場合に直ちにその結果が判明する。
トが比較されるので、双方の対応するビットの値が異な
る場合に直ちにその結果が判明する。
以下、本発明をその実施例を示す図面を参照して詳述す
る。
る。
第１図は本発明に係る大小比較回路の構成の一実施例を
示す回路図である。
示す回路図である。
なお、以下の実施例では説明の便宜上、処理対象のデー
タをそれぞれ３ビツト、具体的には第１の２進データＤ
Ａを（＾２ＡＩＡ［ｌ）、第２の２進データＤＢを（８
２８□Ｂｏ）とする。
タをそれぞれ３ビツト、具体的には第１の２進データＤ
Ａを（＾２ＡＩＡ［ｌ）、第２の２進データＤＢを（８
２８□Ｂｏ）とする。
図中２００ａ、２００ｂ、２００ｃはそれぞれ１ビツト
判定手段２００を示している。各１ビツト判定手段２０
０ａ。
判定手段２００を示している。各１ビツト判定手段２０
０ａ。
２００ｂ、２００ｃは全く同一の以下の如き構成である
。
。
１ビツト判定手段２００には第１及び第２のデータ入力
端子＾ｉ、 Ｂｉ、第１及び第２の外部入力端子Ｃｉ
１．Ｃｉ２が備えられ、また第１及び第２の外部出力端
子Ｃｏｄ、Ｃｏ２がそれぞれ備えられている。
端子＾ｉ、 Ｂｉ、第１及び第２の外部入力端子Ｃｉ
１．Ｃｉ２が備えられ、また第１及び第２の外部出力端
子Ｃｏｄ、Ｃｏ２がそれぞれ備えられている。
第１及び第２のデータ入力端子Ａｔ＊ ａＭはそれぞれ
第１の比較手段１０及び第２の比較手段２０に接続され
ている。
第１の比較手段１０及び第２の比較手段２０に接続され
ている。
両比較手段１０．２０は基本的には同一構成であり、第
１の比較手段１０はインバータ１１．トランスファーゲ
ート１２及びＮチャネルトランジスタ１３等にて、また
第２の比較手段２０はインバータ１２．トランスファー
ゲート２２及びＮチャネルトランジスタ２３等に°ζそ
れぞれ構成されている。
１の比較手段１０はインバータ１１．トランスファーゲ
ート１２及びＮチャネルトランジスタ１３等にて、また
第２の比較手段２０はインバータ１２．トランスファー
ゲート２２及びＮチャネルトランジスタ２３等に°ζそ
れぞれ構成されている。
具体的には、第１の比較手段１０は第１のデータ入力端
子Ａｉがトランスファーゲー］・１２の入力に、第２の
データ入力端子Ｂｉがインバータ１１を介してトランス
ファーゲー目２のＮチャネルトランジスタのゲート電極
に接続されている他、トランスファーゲー目２のＰチャ
ネルトランジスタのゲート電極に直接接続され、更にＮ
チャネルトランジスタ１３のゲート電極にも接続されて
いる。そして、トランスファーゲート１２の出力及びＮ
チャネルトランジスタ１３のドレイン電極は第１の比較
結果出力手段１５へ与えられ、Ｎチャネルトランジスタ
１３のソース電極は接地されている。
子Ａｉがトランスファーゲー］・１２の入力に、第２の
データ入力端子Ｂｉがインバータ１１を介してトランス
ファーゲー目２のＮチャネルトランジスタのゲート電極
に接続されている他、トランスファーゲー目２のＰチャ
ネルトランジスタのゲート電極に直接接続され、更にＮ
チャネルトランジスタ１３のゲート電極にも接続されて
いる。そして、トランスファーゲート１２の出力及びＮ
チャネルトランジスタ１３のドレイン電極は第１の比較
結果出力手段１５へ与えられ、Ｎチャネルトランジスタ
１３のソース電極は接地されている。
一方、第２の比較手゛段２０は第２のデータ入力端子Ｂ
ｉがトランスファーゲート２２の入力に、第１のデータ
入力端子Ａｉがインバータ２１を介してトランスファー
ゲート２２のＮチャネルトランジスタのゲート電極に接
続されている他、トランスファーゲート２２のＰチャネ
ルトランジスタのゲート電極に直接接続され、更にＮチ
ャネルトランジスタ２３のゲート電極にも接続されてい
る。そして、トランスファーゲート２２の出力及びＮチ
ャネルトランジスタ２３のドレイン電極は第２の比較結
果出力手段２５へ与えられ、Ｎチャネルトランジスタ２
３のソース電極は接地されている。
ｉがトランスファーゲート２２の入力に、第１のデータ
入力端子Ａｉがインバータ２１を介してトランスファー
ゲート２２のＮチャネルトランジスタのゲート電極に接
続されている他、トランスファーゲート２２のＰチャネ
ルトランジスタのゲート電極に直接接続され、更にＮチ
ャネルトランジスタ２３のゲート電極にも接続されてい
る。そして、トランスファーゲート２２の出力及びＮチ
ャネルトランジスタ２３のドレイン電極は第２の比較結
果出力手段２５へ与えられ、Ｎチャネルトランジスタ２
３のソース電極は接地されている。
第１の比較結果出力手段１５及び第２の比較結果出力手
段２５も基本的には同一の構成であり、それぞれインバ
ータ１６．２６、トランスファーゲー目７゜２７及びＰ
チャネルトランジスタ１８．２８等にて構成されている
。
段２５も基本的には同一の構成であり、それぞれインバ
ータ１６．２６、トランスファーゲー目７゜２７及びＰ
チャネルトランジスタ１８．２８等にて構成されている
。
具体的には、第１の比較結果出力手段１５は第１の比較
手段１０の出力がトランスファーゲート１７の入力に与
えられ、またこのトランスファーゲート１７のＮチャネ
ルトランジスタのゲート電極には第１の外部入力端子Ｃ
３ｌがインバータ１６を介して、またトランスファーゲ
ート１７のＰチャネルトランジスタのゲート電極にも直
接与えられている。このトランスファーゲート１７の出
力は第１の外部出力端子Ｃｏ１に接続されている。更に
、インバータ１６の出力はＰチャネルトランジスタ１８
のゲート電極にも与えられている。そして、Ｐチャネル
トランジスタＩ８のソース電極は電源電位に、ドレイン
電極は第１の外部出力端子Ｃｏ、にそれぞれ接続されて
いる。
手段１０の出力がトランスファーゲート１７の入力に与
えられ、またこのトランスファーゲート１７のＮチャネ
ルトランジスタのゲート電極には第１の外部入力端子Ｃ
３ｌがインバータ１６を介して、またトランスファーゲ
ート１７のＰチャネルトランジスタのゲート電極にも直
接与えられている。このトランスファーゲート１７の出
力は第１の外部出力端子Ｃｏ１に接続されている。更に
、インバータ１６の出力はＰチャネルトランジスタ１８
のゲート電極にも与えられている。そして、Ｐチャネル
トランジスタＩ８のソース電極は電源電位に、ドレイン
電極は第１の外部出力端子Ｃｏ、にそれぞれ接続されて
いる。
一方、第２の比較結果出力手段２５は第２の比較手段２
０の出力がトランスファーゲート２７の入力に与えられ
、またこのトランスファーゲート２７のＮチャネルトラ
ンジスタのゲート電極には第２の外部入力端子Ｃ３２が
インパーク２６を介して、またトランスファーゲート２
７のＰチャネルトランジスタのゲート電極にも直接与え
られている。このトランスファーゲート１７の出力は第
２の外部出力端子Ｃｏ２に接続されている。更に、イン
バータ２６の出力はＰチャネルトランジスタ２８のゲー
ト電極にも与えられ°Ｃいる。そし°ζ、Ｐチャネルト
ランジスタ２８のソース電極は電源電位に、ドレイン電
極は第２の外部出力端子Ｃｏ２にそれぞれ接続されてい
る。
０の出力がトランスファーゲート２７の入力に与えられ
、またこのトランスファーゲート２７のＮチャネルトラ
ンジスタのゲート電極には第２の外部入力端子Ｃ３２が
インパーク２６を介して、またトランスファーゲート２
７のＰチャネルトランジスタのゲート電極にも直接与え
られている。このトランスファーゲート１７の出力は第
２の外部出力端子Ｃｏ２に接続されている。更に、イン
バータ２６の出力はＰチャネルトランジスタ２８のゲー
ト電極にも与えられ°Ｃいる。そし°ζ、Ｐチャネルト
ランジスタ２８のソース電極は電源電位に、ドレイン電
極は第２の外部出力端子Ｃｏ２にそれぞれ接続されてい
る。
以上のような構成の各１ビット判定手段２００が第１図
に示す如く、処理対象の２進データのビット数に等しい
数、本実施例では第１の１ビット判定手段２００ａ〜第
３の１ビット判定手段２００ｃの３１固が順に、第１の
１ビット判定手段２００ａの第１の外部出力端子Ｃｏｌ
を第１のＯＲゲート２０１の入力及び次段の第２の１ビ
ット判定手段２００ｂの第１の外部入力端子Ｃｉ１に接
続し、また第２の出力端子Ｃｏ２を第２のＯＲゲート２
０２の入力及び次段の第３の１ビット判定手段２００ｃ
の第２の外部入力端子Ｃｉ２に接続したカスケード接続
に構成されている。
に示す如く、処理対象の２進データのビット数に等しい
数、本実施例では第１の１ビット判定手段２００ａ〜第
３の１ビット判定手段２００ｃの３１固が順に、第１の
１ビット判定手段２００ａの第１の外部出力端子Ｃｏｌ
を第１のＯＲゲート２０１の入力及び次段の第２の１ビ
ット判定手段２００ｂの第１の外部入力端子Ｃｉ１に接
続し、また第２の出力端子Ｃｏ２を第２のＯＲゲート２
０２の入力及び次段の第３の１ビット判定手段２００ｃ
の第２の外部入力端子Ｃｉ２に接続したカスケード接続
に構成されている。
但し、第１の１ビット判定手段２００ａの第１．第２の
外部入力端子Ｃｉ ｌ＋ Ｃｉ ２には共に接地電位、
即ち固定値“０”が入力され、また最終段の１ビット判
定手段２００ｃの外部出力端子Ｃｏｌ、Ｃｏ２はそれぞ
れＯＲゲート２０１．２０２にのみ入力されている。
外部入力端子Ｃｉ ｌ＋ Ｃｉ ２には共に接地電位、
即ち固定値“０”が入力され、また最終段の１ビット判
定手段２００ｃの外部出力端子Ｃｏｌ、Ｃｏ２はそれぞ
れＯＲゲート２０１．２０２にのみ入力されている。
また各１ビット判定手段２００ａ、 ２００ｂ、 ２０
０ｃの第１のデータ入力端子Ａｉにはそれぞれ第１の２
進データＤＡの各ビット（Ａ２Ａ、Ａ、）がその順に、
第２のデータ入力端子Ｂ１には第２の２進データＤＢの
各ビット（８２ＢＩＢｏ）の各ビットがその順に入力さ
れている。
０ｃの第１のデータ入力端子Ａｉにはそれぞれ第１の２
進データＤＡの各ビット（Ａ２Ａ、Ａ、）がその順に、
第２のデータ入力端子Ｂ１には第２の２進データＤＢの
各ビット（８２ＢＩＢｏ）の各ビットがその順に入力さ
れている。
図中３００は判定手段であり、前述の両ＯＲゲート２０
Ｌ ２０２、二つのＡＮＤゲート２０３．２０４、二つ
のインバータ２０６．２０７及びＮＯＩ？ＯＲゲート２
０１構成されている。
Ｌ ２０２、二つのＡＮＤゲート２０３．２０４、二つ
のインバータ２０６．２０７及びＮＯＩ？ＯＲゲート２
０１構成されている。
具体的には、第１のＯＲゲート２０１の出力は３人力の
第１のＡＮＤゲート２０３の入力に、また第２のＯＲゲ
ート２０２の出力は３人力の第２のＡＮＤＮＯゲート２
０８力にそれぞれ与えられている。
第１のＡＮＤゲート２０３の入力に、また第２のＯＲゲ
ート２０２の出力は３人力の第２のＡＮＤＮＯゲート２
０８力にそれぞれ与えられている。
第１の静ロゲート２０３の出力は判定手段３００の第１
の判定信号Ｊ、として出力される他、インバータ２０７
を介して第２のＡＮＤゲート２０４の入力となっている
。また第２のへＮＯゲート２０４の出力は判定手段３０
０の第２の判定信号Ｊ２として出力される他、インバー
タ２０６を介して第１のＡＮＤＮＯゲート２０８力とな
っている。そして、両へＮＤゲート２０３゜２０４の最
後の一つの入力には負論理のリセット信号ＲＥＳ［！Ｔ
が与えられている。
の判定信号Ｊ、として出力される他、インバータ２０７
を介して第２のＡＮＤゲート２０４の入力となっている
。また第２のへＮＯゲート２０４の出力は判定手段３０
０の第２の判定信号Ｊ２として出力される他、インバー
タ２０６を介して第１のＡＮＤＮＯゲート２０８力とな
っている。そして、両へＮＤゲート２０３゜２０４の最
後の一つの入力には負論理のリセット信号ＲＥＳ［！Ｔ
が与えられている。
また、両ＡＮＤゲート２０３．２０４の出力はＮＯＲゲ
ート２０８にも入力されており、このＮｏｔ？ゲート２
０８の出力は判定手段３００の第３の判定出力Ｊ３とな
っている。
ート２０８にも入力されており、このＮｏｔ？ゲート２
０８の出力は判定手段３００の第３の判定出力Ｊ３とな
っている。
以上のように構成された本発明の大小比較回路の動作は
以下の如くである。
以下の如くである。
なお、各１ビット判定手ＩＩ ２００ａ 、 ２００ｂ
、 ２００ｃの両データ入力端子Ａｉ、 Ｂｉと両外
部入力端子Ｃｉｌ、Ｃｉ２の値と出力端子ＣＯの値との
関係は第２図に示す如き真理値表に従う。
、 ２００ｃの両データ入力端子Ａｉ、 Ｂｉと両外
部入力端子Ｃｉｌ、Ｃｉ２の値と出力端子ＣＯの値との
関係は第２図に示す如き真理値表に従う。
まず両２進データＤＡ（へ２八１八ｏ） 、 ＤＢ（＋
３：４Ｂ １８０）の比較を行うに際しては、両ＡＮＤ
ゲー１−２０３．２０４にローレベルのリセット信号Ｒ
Ｅ５ＥＴを与えて、両ＡＮＤゲート２０１．２０２の出
力を“Ｏ′にしておく、これにより、第１．第２の判定
信号’Ｉ＋Ｊ２は“０′に、また第３の判定出力Ｊ３は
“１”になるが、第３の判定出力Ｊ３は総てのビットの
処理が終了した場合にのみ有効とする。
３：４Ｂ １８０）の比較を行うに際しては、両ＡＮＤ
ゲー１−２０３．２０４にローレベルのリセット信号Ｒ
Ｅ５ＥＴを与えて、両ＡＮＤゲート２０１．２０２の出
力を“Ｏ′にしておく、これにより、第１．第２の判定
信号’Ｉ＋Ｊ２は“０′に、また第３の判定出力Ｊ３は
“１”になるが、第３の判定出力Ｊ３は総てのビットの
処理が終了した場合にのみ有効とする。
第１段の１ビツト判定手段２００ａには両データＤＡ。
ＤＢのＭＳＢ（ｉ上位ビフ））Ａ２１Ｂ２がそれぞれ第
１のデータ入力端子Ａｔ及び第２のデータ入力端子Ｂｉ
に入力され、第１．第２の外部入力端子Ｃ４１，Ｃｉ２
には共に固定値“０”が入力される。
１のデータ入力端子Ａｔ及び第２のデータ入力端子Ｂｉ
に入力され、第１．第２の外部入力端子Ｃ４１，Ｃｉ２
には共に固定値“０”が入力される。
従って第２図から、＾２−“１″、Ｂ２−“０”であれ
ば、換言すればデータＯＡがデータＤＢより大であれば
第１段の１ビツト判定手段２００ａの第１の外部出力端
子Ｃｏ１は１＃になるので、第１のＯＲゲート２０１出
力は直ちに“１”に転じる。これにより、第１の判定信
号Ｊ３も“１”に転じる。
ば、換言すればデータＯＡがデータＤＢより大であれば
第１段の１ビツト判定手段２００ａの第１の外部出力端
子Ｃｏ１は１＃になるので、第１のＯＲゲート２０１出
力は直ちに“１”に転じる。これにより、第１の判定信
号Ｊ３も“１”に転じる。
一方、Ａ２＝“Ｏ”＋８２−“１”であれば、換言すれ
ばデータＤＢがデータＯＡより大であれば第１段の１ビ
ツト判定手段２００ａの第２の外部出力端子Ｃｏ２は“
１”になるので、第２のＯＲゲート２０２出力は直ちに
“１″に転じる。これにより、第２の判定信号Ｊ２も“
１”に転じる。
ばデータＤＢがデータＯＡより大であれば第１段の１ビ
ツト判定手段２００ａの第２の外部出力端子Ｃｏ２は“
１”になるので、第２のＯＲゲート２０２出力は直ちに
“１″に転じる。これにより、第２の判定信号Ｊ２も“
１”に転じる。
即ち、上述の例では両データＤＡ、 ＤＢのＬＳＢのみ
の比較にて両データＤＡ、 ＤＢの大小が判定可能であ
る。
の比較にて両データＤＡ、 ＤＢの大小が判定可能であ
る。
更に、Ａ２−８２、即ち＾２−″１”、Ｂ２−“１”、
またはＡ２−“Ｏ″＋８２”＠０”である場合には、第
１段の１ビツト判定手段２００ａの両外部出力端子Ｃｏ
ｄ、Ｃｏ２は共に“０＃になる。この場合には再判定信
号Ｊｌ＋Ｊ２は共に０ｍを維持する。また第２Ｖｊｔの
１ビツト判定手段２００ｂの両外部入力端子Ｃｉ１．Ｃ
ｉ２には共に“０”が与えられるので、第２の１ビツト
判定手段２００ｂの両外部出力端子Ｃｏｄ、Ｃｏ２の値
は両データＯＡ、 ＤＢのビットＡ１と８１との値、即
ち大小関係により定まる。
またはＡ２−“Ｏ″＋８２”＠０”である場合には、第
１段の１ビツト判定手段２００ａの両外部出力端子Ｃｏ
ｄ、Ｃｏ２は共に“０＃になる。この場合には再判定信
号Ｊｌ＋Ｊ２は共に０ｍを維持する。また第２Ｖｊｔの
１ビツト判定手段２００ｂの両外部入力端子Ｃｉ１．Ｃ
ｉ２には共に“０”が与えられるので、第２の１ビツト
判定手段２００ｂの両外部出力端子Ｃｏｄ、Ｃｏ２の値
は両データＯＡ、 ＤＢのビットＡ１と８１との値、即
ち大小関係により定まる。
この第２の１ビツト判定手段２００ｂの両外部出力端子
Ｃｏｄ、Ｃｏ２の値は上述の第１段の１ビツト比較回路
２００ａの場合と全く同様に定まるので、Ａ１が“１”
で８１が“０”であれば第１の判定信号Ｊ１が“１＃に
、逆にＡ１が１０″で８１が“ｌ”であれば第２の判定
信号Ｊ２が１＃にそれぞれ転じる。
Ｃｏｄ、Ｃｏ２の値は上述の第１段の１ビツト比較回路
２００ａの場合と全く同様に定まるので、Ａ１が“１”
で８１が“０”であれば第１の判定信号Ｊ１が“１＃に
、逆にＡ１が１０″で８１が“ｌ”であれば第２の判定
信号Ｊ２が１＃にそれぞれ転じる。
換言すれば、両データＤＡ、 ＤＢのＭＳＢが等しい場
合には、一つ下位側のビットを比較した時点で両データ
ＯＡ、 ＤＢの大小が判定可能である。
合には、一つ下位側のビットを比較した時点で両データ
ＯＡ、 ＤＢの大小が判定可能である。
また、この第２段の１ビツト判定手段２００ｂによる比
較結果が等しい、即ち両ピッ）Ａ＋とＢ１とが共に“１
”または“０”である場合には、第２段の１ビツト判定
手段２００ｂの両外部出力が共に“０”になるので、第
３段の１ビツト判定手段２００ｃによる上述同様の比較
結果に従って再判定信号ＪＩ＋Ｊ２のいずれかが“１“
に転じる。但し、総てのビットの比較結果が同一であっ
た場合には、両データＤＡとＤＢとは等しいのであるか
ら、両ＡＮＤゲート２０１．２０２の出力、換言すれば
再判定信号Ｊｌ＋Ｊ２は共に“０”を維持し、これらが
入力されるＮＯＲゲート２０８出力、即ち第３の判定信
号Ｊ３のみが“１”となる。
較結果が等しい、即ち両ピッ）Ａ＋とＢ１とが共に“１
”または“０”である場合には、第２段の１ビツト判定
手段２００ｂの両外部出力が共に“０”になるので、第
３段の１ビツト判定手段２００ｃによる上述同様の比較
結果に従って再判定信号ＪＩ＋Ｊ２のいずれかが“１“
に転じる。但し、総てのビットの比較結果が同一であっ
た場合には、両データＤＡとＤＢとは等しいのであるか
ら、両ＡＮＤゲート２０１．２０２の出力、換言すれば
再判定信号Ｊｌ＋Ｊ２は共に“０”を維持し、これらが
入力されるＮＯＲゲート２０８出力、即ち第３の判定信
号Ｊ３のみが“１”となる。
なお、１ビツト判定手段２００のいずれかの外部出力端
子Ｃｏ１またはＣｏ２が“１”になった場合にはそれ以
降の各１ピツＩ・判定手段２００の外部出力端子Ｃｏ、
またはＣｏ２は総て“１”になる。
子Ｃｏ１またはＣｏ２が“１”になった場合にはそれ以
降の各１ピツＩ・判定手段２００の外部出力端子Ｃｏ、
またはＣｏ２は総て“１”になる。
以上のように、
＋１１ ０Ａ＞ＤＢであれば第１の判定信号Ｊ１が“１
′に転じ、 （２１０Ａ＜ＤＢであれば第２の判定信号Ｊ２が“ｌ”
に転じ、 （３）Ｄ＾−ＤＢであれば第３の判定出力Ｊ３が“１”
を維持する。
′に転じ、 （２１０Ａ＜ＤＢであれば第２の判定信号Ｊ２が“ｌ”
に転じ、 （３）Ｄ＾−ＤＢであれば第３の判定出力Ｊ３が“１”
を維持する。
従って本発明の大小比較回路では、比較対象の両データ
ＤＡとＤＢとの各ビットをＭＳＢ側から順次比較し、第
１の判定信号Ｊ１または第２の判定信号Ｊ２のいずれか
が“１”に転じた時点で直ちに大小比較の結果が判明す
る。
ＤＡとＤＢとの各ビットをＭＳＢ側から順次比較し、第
１の判定信号Ｊ１または第２の判定信号Ｊ２のいずれか
が“１”に転じた時点で直ちに大小比較の結果が判明す
る。
なお、上記実施例ではＰチャネルトランジスタとＮチャ
ネルトランジスタとを組合わせたトランスファーゲート
１２．１？、２１．２７を使用しているが、いずれかの
チャネルのトランジスタのみを使用する構成でもよい、
また判定手段３００はＮｏｔ？ゲート２０１、２０２、
へＮＯゲート２０３．２０４、インパーク２０６゜２
０７及びＮＯＲゲート２０８等にて構成しているが、こ
れに限るものではない。
ネルトランジスタとを組合わせたトランスファーゲート
１２．１？、２１．２７を使用しているが、いずれかの
チャネルのトランジスタのみを使用する構成でもよい、
また判定手段３００はＮｏｔ？ゲート２０１、２０２、
へＮＯゲート２０３．２０４、インパーク２０６゜２
０７及びＮＯＲゲート２０８等にて構成しているが、こ
れに限るものではない。
更に、上記実施例では自然２進数の比較が行えるのみで
あるが、たとえば第３図に本発明の他の構成例としてブ
ロック図を示す如く、各１ビット判定手段２００と同一
構成の１ビット判定手段２００３を一つ追加し、この１
ビット判定手段２００ｓにて両２進データＯＡとＤＢの
符号ビットの比較を行うようにすれば、２の補数表現及
び符号付き絶対２進数の比較を行うことが可能である。
あるが、たとえば第３図に本発明の他の構成例としてブ
ロック図を示す如く、各１ビット判定手段２００と同一
構成の１ビット判定手段２００３を一つ追加し、この１
ビット判定手段２００ｓにて両２進データＯＡとＤＢの
符号ビットの比較を行うようにすれば、２の補数表現及
び符号付き絶対２進数の比較を行うことが可能である。
この第３図に示す如き構成を採る場合、判定手段３００
においては、符号判定用１ビット判定手段２００ｓの両
外部出力端子Ｃｏ１． Ｃｏ２の値に応じて第１の判定
信号Ｊ１−“１”の場合にＤ＾＞ＤＢ、第２の判定信号
Ｊ２−“１′の場合にＤＢ ＜ ＯＡとなるか、逆に第
１１の判定信号Ｊｌ＝“１”の場合にＤＢ＞Ｄ＾、第２
の判定信号Ｊ２＝ −１＃の場合にＯＡ ＜ ＤＢとな
るを切換えさせる手段を付加すればよい。
においては、符号判定用１ビット判定手段２００ｓの両
外部出力端子Ｃｏ１． Ｃｏ２の値に応じて第１の判定
信号Ｊ１−“１”の場合にＤ＾＞ＤＢ、第２の判定信号
Ｊ２−“１′の場合にＤＢ ＜ ＯＡとなるか、逆に第
１１の判定信号Ｊｌ＝“１”の場合にＤＢ＞Ｄ＾、第２
の判定信号Ｊ２＝ −１＃の場合にＯＡ ＜ ＤＢとな
るを切換えさせる手段を付加すればよい。
以上の例ではいずれも処理対象のデータのビット数を３
としているが、これはあくまでも説明の便宜のためであ
り、データのビット数はいくらでもよく、対応した数の
１ビット判定手段をカスケード接続するだけの構成にて
いかなるビー／ ）数のデータも処理可能である。
としているが、これはあくまでも説明の便宜のためであ
り、データのビット数はいくらでもよく、対応した数の
１ビット判定手段をカスケード接続するだけの構成にて
いかなるビー／ ）数のデータも処理可能である。
以上に詳述した如く本発明の大小比較回路によれば、Ｍ
ＳＢ側から順次各ピントを比較することにより、総°Ｃ
のピントに対する処理を行うことなく、両データの対応
するビットの値が異なることが検出された時点で、若干
の回路遅延を伴うのみにて直ちに両データの大小比較結
果が得られる。また、全加算器を多数使用する従来装置
に比して回路構成が簡略化されると共に小型化が可能に
なる。
ＳＢ側から順次各ピントを比較することにより、総°Ｃ
のピントに対する処理を行うことなく、両データの対応
するビットの値が異なることが検出された時点で、若干
の回路遅延を伴うのみにて直ちに両データの大小比較結
果が得られる。また、全加算器を多数使用する従来装置
に比して回路構成が簡略化されると共に小型化が可能に
なる。
第１図は本発明に係る大小比較回路の構成を示す回路図
、第２図はその１ビット判定手段の動作原理を示す真理
値表、第３図は本発明の他の構成例を示すブロック図、
第４図は従来技術を示すブロック図である。 １０．２０・・・第１．第２の比較手段 １５．２５・
・・第１．第２の比較結果出力手段 ２００（２００ａ
、２００ｂ、２００ｃ） −１ビット判定手段 ３００
・・・判定手段なお、各図中同一符号は同−又は相当部
分を示す。
、第２図はその１ビット判定手段の動作原理を示す真理
値表、第３図は本発明の他の構成例を示すブロック図、
第４図は従来技術を示すブロック図である。 １０．２０・・・第１．第２の比較手段 １５．２５・
・・第１．第２の比較結果出力手段 ２００（２００ａ
、２００ｂ、２００ｃ） −１ビット判定手段 ３００
・・・判定手段なお、各図中同一符号は同−又は相当部
分を示す。
Claims (1)
- 【特許請求の範囲】 １、共にｎビットの第１の２進データと第２の２進デー
タとの大小を比較する回路において、それぞれが、 前記両２進データの対応する各ビット が第１の２進データのビットを第１のデ ータとして、第２の２進データのビット を第２のデータとして入力され、 最上位のビットに対応する第１、第２の 外部入力信号として“０”を、他の各ビッ トに対応する第１、第２の外部入力信号と してそれぞれ上位側の第１、第２の外部出 力信号が入力されるように接続され、 第１のデータが“１”で第２のデータが “０”の場合に“１”を、他の場合に“０”を出力する
第１の比較手段、 第２のデータが“１”で第１のデータが “０”の場合に“１”を、他の場合に“０”を出力する
第２の比較手段、 第１の外部入力信号が“０”の場合に前 記第１の比較手段の出力信号を、“１”の 場合に信号“１”をそれぞれ外部出力信号 とする第１の比較結果出力手段、及び 第２の外部入力信号が“０”の場合に前 記第２の比較手段の出力信号を、“１”の 場合に信号“１”をそれぞれ外部出力信号 とする第２の比較結果出力手段 を有するｎ個の１ビット判定手段と、 前記各１ビット判定手段の第１の比較 結果出力手段の出力のいずれかが“１”の 場合に“１”を出力する第１のゲート、 前記各１ビット判定手段の第２の比較 結果出力手段の出力のいずれかが“１”の 場合に“１”を出力する第２のゲート、及 び 前記両ゲート出力が入力され、前記第 １のゲート出力のみが“１”の場合に第１ の２進データが第２の２進データより大 であるとして第１の判定信号を、前記第 ２のゲート出力のみが“１”の場合に第２ の２進データが第１の２進データより大 であるとして第２の判定信号を、前記両 ゲート出力が共に“０”の場合に両２進デ ータが等しいとして第３の判定信号を出 力する判定信号出力手段 を有する判定手段と を備えたことを特徴とするｎビット２進デ ータの大小比較回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63011207A JPH01187630A (ja) | 1988-01-21 | 1988-01-21 | 大小比較回路 |
| US07/242,006 US4899127A (en) | 1988-01-21 | 1988-09-08 | Size comparing circuit |
| DE3835739A DE3835739A1 (de) | 1988-01-21 | 1988-10-20 | Groessenvergleichsschaltung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63011207A JPH01187630A (ja) | 1988-01-21 | 1988-01-21 | 大小比較回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01187630A true JPH01187630A (ja) | 1989-07-27 |
Family
ID=11771561
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63011207A Pending JPH01187630A (ja) | 1988-01-21 | 1988-01-21 | 大小比較回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4899127A (ja) |
| JP (1) | JPH01187630A (ja) |
| DE (1) | DE3835739A1 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2875263B2 (ja) * | 1988-09-21 | 1999-03-31 | ヤマハ発動機株式会社 | 画像処理方法および装置 |
| JP3071435B2 (ja) * | 1989-03-02 | 2000-07-31 | 沖電気工業株式会社 | 多ビット一致回路 |
| US5114365A (en) * | 1990-08-30 | 1992-05-19 | William H. Thompson | Wall plate |
| US5202679A (en) * | 1991-04-01 | 1993-04-13 | United Technologies Corporation | Mid-value signal selection system |
| DE10260177B4 (de) * | 2002-12-20 | 2009-01-22 | Daimler Ag | Verfahren und Vorrichtung zur Datenerfassung |
| RU2677371C1 (ru) * | 2017-11-22 | 2019-01-16 | федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" | Устройство сравнения двоичных чисел |
| EP3713681A1 (en) * | 2017-11-22 | 2020-09-30 | Illinois Tool Works Inc. | Valve module stroke detection |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50147851A (ja) * | 1974-05-17 | 1975-11-27 | ||
| JPS60254233A (ja) * | 1984-05-30 | 1985-12-14 | Nec Corp | 比較回路 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3534404A (en) * | 1967-06-29 | 1970-10-13 | Sperry Rand Corp | Carry and comparator networks for multi-input majority logic elements |
| DE2425602A1 (de) * | 1974-05-27 | 1975-12-11 | Siemens Ag | Vergleicherschaltung fuer zwei nstellige binaerworte, insbesondere dualzahlen |
| JPH0799808B2 (ja) * | 1986-02-13 | 1995-10-25 | 三菱電機株式会社 | 算術論理演算装置 |
| US4755696A (en) * | 1987-06-25 | 1988-07-05 | Delco Electronics Corporation | CMOS binary threshold comparator |
-
1988
- 1988-01-21 JP JP63011207A patent/JPH01187630A/ja active Pending
- 1988-09-08 US US07/242,006 patent/US4899127A/en not_active Expired - Lifetime
- 1988-10-20 DE DE3835739A patent/DE3835739A1/de active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50147851A (ja) * | 1974-05-17 | 1975-11-27 | ||
| JPS60254233A (ja) * | 1984-05-30 | 1985-12-14 | Nec Corp | 比較回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4899127A (en) | 1990-02-06 |
| DE3835739C2 (ja) | 1991-08-08 |
| DE3835739A1 (de) | 1989-08-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4953115A (en) | Absolute value calculating circuit having a single adder | |
| US4761760A (en) | Digital adder-subtracter with tentative result correction circuit | |
| EP0209308B1 (en) | Circuitry for complementing binary numbers | |
| JPH0479013B2 (ja) | ||
| JP3487903B2 (ja) | 演算装置及び演算方法 | |
| JPS61214025A (ja) | 差の絶対値比較回路 | |
| US5303175A (en) | Floating point arithmetic unit | |
| JPH08339291A (ja) | 最大値選択回路 | |
| JPH01187630A (ja) | 大小比較回路 | |
| US4709346A (en) | CMOS subtractor | |
| US4422157A (en) | Binary MOS switched-carry parallel adder | |
| US7716270B2 (en) | Carry-ripple adder | |
| FI96369B (fi) | Monibittinen digitaalinen kynnyskomparaattori | |
| US5635858A (en) | Zero-stopping incrementers | |
| JPH07118654B2 (ja) | 算術演算装置 | |
| EP0442220B1 (en) | Decoder | |
| US7447716B2 (en) | Data coding method and corresponding data processing unit having a coding/decoding circuit | |
| US5325319A (en) | Filtering a signal with the use of approximate arithmetical division | |
| EP0503671A2 (en) | Full adder | |
| JPS61105640A (ja) | 並列補数回路 | |
| JPS6374308A (ja) | デイジタル演算回路 | |
| US6041341A (en) | Method and circuit for adding operands of multiple size | |
| JPH04149728A (ja) | Ｒｏｍ式ディジタル演算回路 | |
| KR0154934B1 (ko) | 개선된 2의 보수회로 | |
| JPH0511978A (ja) | 減算回路 |