JPS60254233A - 比較回路 - Google Patents
比較回路Info
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- JPS60254233A JPS60254233A JP11015484A JP11015484A JPS60254233A JP S60254233 A JPS60254233 A JP S60254233A JP 11015484 A JP11015484 A JP 11015484A JP 11015484 A JP11015484 A JP 11015484A JP S60254233 A JPS60254233 A JP S60254233A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は、半導体集積回路により成された、マイクロコ
ンビエータあるいは周辺装置等に使用される２進数の比
較に関し、特に絶縁ゲート型電界効果トランジスタで構
成された多段配列可能な２進数の比較回路に関する。
ンビエータあるいは周辺装置等に使用される２進数の比
較に関し、特に絶縁ゲート型電界効果トランジスタで構
成された多段配列可能な２進数の比較回路に関する。
（従来技術）
第１図はかかる従来の比較回路の一例を示す回路図であ
る。入力された２進数Ａ、Ｂの各桁毎に比較を行ないそ
の一致を検出する一致回路１１〜１４と、その不一致を
検出するＡＮＤ回路１５〜２２と、それら両者の結果に
よりＡ＝Ｂを出力するＡＮＤ回路２３ 、 Ａ（Ｂを出
力するＯＲ回路２４゜Ａ）Ｂｌ比出力るＯＲ回路２５と
から構成される。
る。入力された２進数Ａ、Ｂの各桁毎に比較を行ないそ
の一致を検出する一致回路１１〜１４と、その不一致を
検出するＡＮＤ回路１５〜２２と、それら両者の結果に
よりＡ＝Ｂを出力するＡＮＤ回路２３ 、 Ａ（Ｂを出
力するＯＲ回路２４゜Ａ）Ｂｌ比出力るＯＲ回路２５と
から構成される。
２つの２進数Ａ（上位よりＡａ 、Ａ２ 、Ａｔ 。
Ａｏ）並びにＢ（上位よりＢａ 、Ｂ２ 、Ｂｌ 、Ｂ
Ｏ）が入力され、ＡＮＤ回路２３からＡ＝Ｂ、ＯＲ回路
２４．２５からＡ（Ｂ 、Ａ＞Ｂが各々出力される。
Ｏ）が入力され、ＡＮＤ回路２３からＡ＝Ｂ、ＯＲ回路
２４．２５からＡ（Ｂ 、Ａ＞Ｂが各々出力される。
゛この比較回路において、各桁の各々の一致を示す一致
回路１１〜１４は、同一構成の回路であるために、配列
化可能であるが、各桁の不一致（犬。
回路１１〜１４は、同一構成の回路であるために、配列
化可能であるが、各桁の不一致（犬。
小）を示すＡＮＤ回路１５〜２２は図に示すように同一
構成ではないので、配列化が不可能でありレイアウトの
規則性を乱し、又比較する桁数の増加に伴ない論理の再
構成が必要となり拡張性に乏しいという欠点があった。
構成ではないので、配列化が不可能でありレイアウトの
規則性を乱し、又比較する桁数の増加に伴ない論理の再
構成が必要となり拡張性に乏しいという欠点があった。
（発明の目的）
本発明の目的は、上記の欠点を除去することにより、任
意桁配列することができる比較回路を提供することにあ
る。
意桁配列することができる比較回路を提供することにあ
る。
（発明の構成）
本発明の比較回路は、比較する２進数の２つの入力のう
ち一方あるいは他方が大きいかを検出する不一致回路と
、前記２つの入力が等しいことを検出する一致回路と、
前記２つの入力が一致している場合は下位桁の各々の状
態を不一致の場合は１桁の各々の状態を上位に出力する
ように前記一致回路並びに前記不一致回路の出力に接続
されたトランス７アゲート回路からなる一桁の比較回路
を含むことから構成される。
ち一方あるいは他方が大きいかを検出する不一致回路と
、前記２つの入力が等しいことを検出する一致回路と、
前記２つの入力が一致している場合は下位桁の各々の状
態を不一致の場合は１桁の各々の状態を上位に出力する
ように前記一致回路並びに前記不一致回路の出力に接続
されたトランス７アゲート回路からなる一桁の比較回路
を含むことから構成される。
（実施例）
以下、本発明の実施例について図面を参照して説明する
。なお、以下の説明は正論理で行う。
。なお、以下の説明は正論理で行う。
第２図は本発明の一実施例を示す回路図で、本発明の基
本回路であるところの一桁の比較回路を示す。
本回路であるところの一桁の比較回路を示す。
本実施例の一桁の比較回路２００は、入力端子Ａ’ｎ
、 Ｂ’ｎに入力される比較する２進数Ａｎ、Ｂｎの２
つの入力のうち一方あるいは他方が大きいかを検出する
不一致回路１１１と、前記２つの入力が等しいことを検
出する一致回路１１２と、前記２つの入力が一致してい
る場合は下位桁の各々の状態を不一致の場合は１桁の各
々の状態を上位に出力するように一致回路１１２並びに
不一致回路１１１の出力に接続されたトランスファゲー
ト回路１１３から構成される。
、 Ｂ’ｎに入力される比較する２進数Ａｎ、Ｂｎの２
つの入力のうち一方あるいは他方が大きいかを検出する
不一致回路１１１と、前記２つの入力が等しいことを検
出する一致回路１１２と、前記２つの入力が一致してい
る場合は下位桁の各々の状態を不一致の場合は１桁の各
々の状態を上位に出力するように一致回路１１２並びに
不一致回路１１１の出力に接続されたトランスファゲー
ト回路１１３から構成される。
不一致回路１１１は、入力が入力端子Ｂ′ｎに接続され
たインバータ１０２と、一方の入力が入力端子Ａ’Ｈに
他方の入力がイ／ノ（−夕１０２の出力にそれぞれ接続
された２人力ＮＡＮＤ回路１００と、入力がＮＡＮＤ回
路１００に接続され一方の出力を出力するインバータ１
０１と、一方の入力が入力５一 端子Ａ’ｎに他方の入力がインバータ１０２の出力にそ
れぞれ接続され他方の出力を出力する２人力ＮＯＲ回路
１０３からなっている。
たインバータ１０２と、一方の入力が入力端子Ａ’Ｈに
他方の入力がイ／ノ（−夕１０２の出力にそれぞれ接続
された２人力ＮＡＮＤ回路１００と、入力がＮＡＮＤ回
路１００に接続され一方の出力を出力するインバータ１
０１と、一方の入力が入力５一 端子Ａ’ｎに他方の入力がインバータ１０２の出力にそ
れぞれ接続され他方の出力を出力する２人力ＮＯＲ回路
１０３からなっている。
一致回路１１２は、一方の入力がインバータ１０１の出
力に他方の入力がＮＯＲ回路１０３の出力にそれぞれ接
続されたＮＯＲ回路１０４からなっている。
力に他方の入力がＮＯＲ回路１０３の出力にそれぞれ接
続されたＮＯＲ回路１０４からなっている。
トランスファゲート回路１１３は、それぞれ桁上げ入力
端子ＣＡｉｎ 、ＣＢｉｎと桁上げ出力端子ＣＡｏｎ
、 ＣＢｏｎに接続されそのゲートがＮＯＲ回路１０４
の出力に接続された第１．第２のトランスファゲート１
０７．１１０と、論理レベル「１」を出す第１の電源と
しての電源■ＤＤと論理レベルｒＯＪを出す第２の電源
としての接地ＧＮＤ間に縦続接続して挿入されその共通
接続点が一方の桁上げ出力端子ＣＡ ｏｎにゲートがそ
れぞれインバータ１０１及びＮＯＲ回路１０３の出力に
接続された第３．第４のトランスファゲート１０５．１
０６と、電源ＶＤＤ と接地ＧＮＤ間に縦続接続して挿
入されその共通接続点が他方の桁上げ出力端子ＣＢｏｎ
６− にゲートがそれぞれインバータ１０１及びＮＯＲ回路１
０３の出力に接続された第５．第６のトランスファゲー
ト１０８．１０９からなっている。なお、ここでトラン
スファゲートとしてはＮチャネル絶縁ゲート型電界効果
トランジスタを用いている。
端子ＣＡｉｎ 、ＣＢｉｎと桁上げ出力端子ＣＡｏｎ
、 ＣＢｏｎに接続されそのゲートがＮＯＲ回路１０４
の出力に接続された第１．第２のトランスファゲート１
０７．１１０と、論理レベル「１」を出す第１の電源と
しての電源■ＤＤと論理レベルｒＯＪを出す第２の電源
としての接地ＧＮＤ間に縦続接続して挿入されその共通
接続点が一方の桁上げ出力端子ＣＡ ｏｎにゲートがそ
れぞれインバータ１０１及びＮＯＲ回路１０３の出力に
接続された第３．第４のトランスファゲート１０５．１
０６と、電源ＶＤＤ と接地ＧＮＤ間に縦続接続して挿
入されその共通接続点が他方の桁上げ出力端子ＣＢｏｎ
６− にゲートがそれぞれインバータ１０１及びＮＯＲ回路１
０３の出力に接続された第５．第６のトランスファゲー
ト１０８．１０９からなっている。なお、ここでトラン
スファゲートとしてはＮチャネル絶縁ゲート型電界効果
トランジスタを用いている。
次に、本実施例の動作について説明する。
比較数Ａｎ 、ＢｎがＩｌｌ 、ｒＯＪの場合、すなわ
ちＡｎ）Ｂｎでは、一方の比較数Ｂｎが人力されるイン
バータ１０２の出力はｌ’−ＩＪ、ＮＡＮＤ回路１００
の出力は「Ｏ」、インバータ１０１の出力は［Ｊ 、Ｎ
ＯＲ回路１０３の出力は「Ｏ」 。
ちＡｎ）Ｂｎでは、一方の比較数Ｂｎが人力されるイン
バータ１０２の出力はｌ’−ＩＪ、ＮＡＮＤ回路１００
の出力は「Ｏ」、インバータ１０１の出力は［Ｊ 、Ｎ
ＯＲ回路１０３の出力は「Ｏ」 。
ＮＯＲ回路１０４の出力は「０」の論理レベルとなる。
従って、トランス７アゲート１０７，１１０゜１０６．
１０８はオフし、トランスファゲート１０５゜１０９は
オンし、桁上げ出力端子ＣＡｏｎ 、 ＣＢｏｎの各々
にＩｌｌ 、ｒＯＪを出力する。
１０８はオフし、トランスファゲート１０５゜１０９は
オンし、桁上げ出力端子ＣＡｏｎ 、 ＣＢｏｎの各々
にＩｌｌ 、ｒＯＪを出力する。
比較数Ａｎ 、ＢｎがｒＯＪ 、ｒｌＪの場合、すなわ
ちＡｎ（Ｂｎでは、インバータ１０２の出力は［ＱＪ
、ＮＡＮＤ回路１００の出力はＩｌｌ、インバータ１０
１の出力は［Ｏｊ 、ＮＯＲ回路１０３の出力は［Ｊ
、ＮＯＲ回路１０４の出力は「０」の論理レベルとなり
、従って、トラ／スフアゲート１０５．１０９．１０７
．１１０はオフし、トラ／スフアゲート１０６．１０８
はオフとなり、桁上げ出力端子ＣＡｏｎ、ＣＢｏｎの各
々はｒＯｊ 、 ｒｌｊを出力する。
ちＡｎ（Ｂｎでは、インバータ１０２の出力は［ＱＪ
、ＮＡＮＤ回路１００の出力はＩｌｌ、インバータ１０
１の出力は［Ｏｊ 、ＮＯＲ回路１０３の出力は［Ｊ
、ＮＯＲ回路１０４の出力は「０」の論理レベルとなり
、従って、トラ／スフアゲート１０５．１０９．１０７
．１１０はオフし、トラ／スフアゲート１０６．１０８
はオフとなり、桁上げ出力端子ＣＡｏｎ、ＣＢｏｎの各
々はｒＯｊ 、 ｒｌｊを出力する。
比較数Ａｎ 、Ｂｎが一致している場合、「０」。
「０」又は「１」 、「ｌ」、すなわちＡｎ＝Ｂｎでは
、インバータ１０１の出力はｌ’−ＯＪ 、ＮＯＲ回路
１０３の出力はｒＯＪ 、ＮｏＲ回路１０４ の出力は
「１」となり、トラ／スフアゲ−）１０５゜１０６．１
０８．１０９はオフ、トランスファゲート１０７．１１
０はオンとなり、２つの桁上げ出力端子ＣＡｏｎ 、
ＣＢ ｏｎは、それぞれ桁上げ入力端子ＣＡ ｉｎ 、
ＣＢ ｉｎの各々の値をとる。
、インバータ１０１の出力はｌ’−ＯＪ 、ＮＯＲ回路
１０３の出力はｒＯＪ 、ＮｏＲ回路１０４ の出力は
「１」となり、トラ／スフアゲ−）１０５゜１０６．１
０８．１０９はオフ、トランスファゲート１０７．１１
０はオンとなり、２つの桁上げ出力端子ＣＡｏｎ 、
ＣＢ ｏｎは、それぞれ桁上げ入力端子ＣＡ ｉｎ 、
ＣＢ ｉｎの各々の値をとる。
ここで、インバータ１０１はＡｎ）Ｂｎで、ＮＯＲ回路
１０３はＡｎ（Ｂｎで、ＮＯＲ回路１０４はＡｎ−Ｂ
ｎで「ｌ」の値をとる。すなわち、インバータ１０１
、ＮＯＲ回路１０３は不一致（犬、小）を。
１０３はＡｎ（Ｂｎで、ＮＯＲ回路１０４はＡｎ−Ｂ
ｎで「ｌ」の値をとる。すなわち、インバータ１０１
、ＮＯＲ回路１０３は不一致（犬、小）を。
ＮＯＲ回路１０４は一致を表わす。
第１表に本実施例の回路動作の真理値を示す。
第１表
第３図は本発明の他の実施例を示すブロック図で、第２
図の一実施例の一桁の比較回路を多桁比９− 較回路（ここでは４桁）に適用した場合を示す。
図の一実施例の一桁の比較回路を多桁比９− 較回路（ここでは４桁）に適用した場合を示す。
各桁の桁上げ入力端子ＣＡｉｎ、ＣＢｉｎが各々桁上げ
出力端子ＣＡＯ（Ｎ−１） 、 ＣＢＯ（Ｎ−１）に接
続され、（Ｎ＝１．２．３）、比較数Ａ（上位よりＡｓ
。
出力端子ＣＡＯ（Ｎ−１） 、 ＣＢＯ（Ｎ−１）に接
続され、（Ｎ＝１．２．３）、比較数Ａ（上位よりＡｓ
。
Ａ２．ＡＩ 、Ａｏ）、Ｂ（上位よりＢ３．Ｂ２゜Ｂ１
．Ｂｏ）のそれぞれが入力された４個の一桁の比較回路
２００と、最上位桁の桁上げ出力端子ＣＡＯ３，ＣＢｏ
ｓを入力とするＮＯＲ回路２０１とからなり、最下位桁
の桁上げ入力端子ＣＡｉｏ 。
．Ｂｏ）のそれぞれが入力された４個の一桁の比較回路
２００と、最上位桁の桁上げ出力端子ＣＡＯ３，ＣＢｏ
ｓを入力とするＮＯＲ回路２０１とからなり、最下位桁
の桁上げ入力端子ＣＡｉｏ 。
ＣＢ ｉｏには固定論理ｒＯＪ 、ｒＯＪを入力すると
ＣＢｉｏの各々にｒＯＪ 、ｒＯＪ を入力したときの
縮退後の真理値表である。
ＣＢｉｏの各々にｒＯＪ 、ｒＯＪ を入力したときの
縮退後の真理値表である。
１０−
第２表
比較数Ａ（Ａｓ 、Ａｘ 、Ａｔ 、Ａｏ ） 、Ｂ（
Ｂｓ。
Ｂｓ。
ＢＯ、Ｂｌ 、ＢＯ）が同じ２進数であれば、各桁の比
較回路２００のトランスファゲート１０７，１１０がオ
ンとなり、他のトランスファゲート１０５゜１０６．１
０８．１０９はオフとなる。従って、最下位桁の桁上げ
入力端子ＣＡｉｏ、ＣＢｉｏの値、「０」「０」が最上
位に伝達され、最上位桁の桁上げ出力端子ＣＡｏｓ、Ｃ
Ｂｏａは［ＯＪ 、 「ＯＪ 、ＮＯＲ回路２０１の出
力は「１」を出力する。すなわちＡ＝Ｂを表わす。２つ
の比較数Ａ （Ａ ａ 、 Ａ ２ 。
較回路２００のトランスファゲート１０７，１１０がオ
ンとなり、他のトランスファゲート１０５゜１０６．１
０８．１０９はオフとなる。従って、最下位桁の桁上げ
入力端子ＣＡｉｏ、ＣＢｉｏの値、「０」「０」が最上
位に伝達され、最上位桁の桁上げ出力端子ＣＡｏｓ、Ｃ
Ｂｏａは［ＯＪ 、 「ＯＪ 、ＮＯＲ回路２０１の出
力は「１」を出力する。すなわちＡ＝Ｂを表わす。２つ
の比較数Ａ （Ａ ａ 、 Ａ ２ 。
Ａｌ、Ａｏ）、Ｂ（Ｂａ、Ｂ２．Ｂｌ 、ＢＯ）が不一
致の場合、第２表の真理値表に従って桁上げ出力端子Ｃ
Ａｏａ 、ＣＢｏａ及びＮＯＲ回路２０１の出力が決定
される。
致の場合、第２表の真理値表に従って桁上げ出力端子Ｃ
Ａｏａ 、ＣＢｏａ及びＮＯＲ回路２０１の出力が決定
される。
なお、以上の実施例においては、トランスファゲートと
してＮチャネル絶縁ゲート型電界効果トランジスタを用
いたけれども、本発明は、Ｐチャネル絶縁ゲート型電界
効果トランジスタを用いても同様に適用でき、また、論
理として正論理を用いたけれども負論理を用いても本発
明が同様に適用されることは言うまでもない。
してＮチャネル絶縁ゲート型電界効果トランジスタを用
いたけれども、本発明は、Ｐチャネル絶縁ゲート型電界
効果トランジスタを用いても同様に適用でき、また、論
理として正論理を用いたけれども負論理を用いても本発
明が同様に適用されることは言うまでもない。
（発明の効果）
以上、詳細説明したとおり、本発明の比較回路は、単位
となる一桁の比較回路の日桁より下位の桁上げ出力を桁
上げ入力に、桁上げ出力を上位桁上げ入力に接続するこ
とによって、任意桁の比較回路を容易に構成することが
できるので、従来のようにレイアウトの規則性を乱すこ
となく、また桁数に応じて論理の再構成を必要とせず、
集積回路設計レイアウトを容易ならしめると言う効果を
有する。
となる一桁の比較回路の日桁より下位の桁上げ出力を桁
上げ入力に、桁上げ出力を上位桁上げ入力に接続するこ
とによって、任意桁の比較回路を容易に構成することが
できるので、従来のようにレイアウトの規則性を乱すこ
となく、また桁数に応じて論理の再構成を必要とせず、
集積回路設計レイアウトを容易ならしめると言う効果を
有する。
第１図は従来の比較回路の一例を示す回路図、第２図は
本発明の一実施例の回路図、第３図は本発明の他の実施
例の回路図である。 １００・・・・・・ＮＡＮＤ回路、１０１．１０２・・
・・・・インバータ、１０３．１０４・・・・・・ＮＯ
Ｒ回路、１０５〜１１０・・・・・・トランスファゲー
ト、１１１・・・・・・不一致回路、１１２・・・・・
・一致回路、１１３・・・・・・トランスファゲート回
路、２００・・・・・・−桁の比較回路、２０１・・・
・・・ＮＯＲ回路、Ａ、Ａｏ〜Ａ３．Ｂ、Ｂ（１〜Ｂ３
・・・・・・比較数ｓ Ａ’ ” Ｔ Ｂ’ ”・・・
・・・入力端子、ＣＡｉ。 〜ＣＡ１５ 、 ＣＡｉｎ 、 ＣＢ ｉｏ 〜ＣＢ
ｉｓ 、 ＣＢ ｉｎ −・・・・・桁上げ入力端子、
ＣＡｏｏ 〜ＣＡｏｓ 、 ＣＡｏｎ 。 ＣＢｏｏ〜ＣＢｏａ 、ＣＢｏｎ・・・・・・桁上げ出
力端子、１３− ＶＤＤ・・・・・・電源、ＧＮＤ・・・・・・接地。 １４− 第２図 （１（１ Ｌ
本発明の一実施例の回路図、第３図は本発明の他の実施
例の回路図である。 １００・・・・・・ＮＡＮＤ回路、１０１．１０２・・
・・・・インバータ、１０３．１０４・・・・・・ＮＯ
Ｒ回路、１０５〜１１０・・・・・・トランスファゲー
ト、１１１・・・・・・不一致回路、１１２・・・・・
・一致回路、１１３・・・・・・トランスファゲート回
路、２００・・・・・・−桁の比較回路、２０１・・・
・・・ＮＯＲ回路、Ａ、Ａｏ〜Ａ３．Ｂ、Ｂ（１〜Ｂ３
・・・・・・比較数ｓ Ａ’ ” Ｔ Ｂ’ ”・・・
・・・入力端子、ＣＡｉ。 〜ＣＡ１５ 、 ＣＡｉｎ 、 ＣＢ ｉｏ 〜ＣＢ
ｉｓ 、 ＣＢ ｉｎ −・・・・・桁上げ入力端子、
ＣＡｏｏ 〜ＣＡｏｓ 、 ＣＡｏｎ 。 ＣＢｏｏ〜ＣＢｏａ 、ＣＢｏｎ・・・・・・桁上げ出
力端子、１３− ＶＤＤ・・・・・・電源、ＧＮＤ・・・・・・接地。 １４− 第２図 （１（１ Ｌ
Claims (4)
- （１）比較する２進数の２つの入力のうち一方あるいは
他方が大きいかを検出する不一致回路と、前記２つの入
力が等しいことを検出する一致回路と、前記２つの入力
が一致している場合は下位桁の各々の状態を不一致の場
合は０桁の各々の状態を上位に出力するように前記一致
回路並びに前記不一致回路の出力に接続されたトランス
ファゲート回路からなる一桁の比較回路を含むことを特
徴とする比較回路。 - （２）トランスファゲート回路が、それぞれ桁上げ入力
端子と桁上げ出力端子間に接続されそのゲートが一致回
路の出力に接続された第１．第２のトランスファゲート
と、第１の電源と第２の電源間に縦続接続して挿入され
その共通接続点が一方の桁上は出力端子にゲートがそれ
ぞれ前記不一致回路の各々の出力に接続された第３゜第
４のトランス７アゲートと、前記第１の電源と前記第２
の電源間に縦続接続されて挿入されその共通接続点が他
方の桁上げ出力端子にゲートがそれぞれ前記不一致回路
の各々の出力に接続された第５．第６のトランス７アゲ
ートからなる特許請求の範囲第（１）項記載の比較回路
。 - （３）最下位桁の桁上げ入力端子の各々に固定論理を入
力したことからなる特許請求の範囲第（１）項あるいは
第（２１項記載の比較回路。 - （４）最上位桁の各桁上げ出力を入力として一致出力を
出力する論理回路を有することからなる特許請求の範囲
第（１）項あるいは第（２）項あるいは第（３）項記載
の比較回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11015484A JPS60254233A (ja) | 1984-05-30 | 1984-05-30 | 比較回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11015484A JPS60254233A (ja) | 1984-05-30 | 1984-05-30 | 比較回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60254233A true JPS60254233A (ja) | 1985-12-14 |
Family
ID=14528418
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11015484A Pending JPS60254233A (ja) | 1984-05-30 | 1984-05-30 | 比較回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60254233A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01187630A (ja) * | 1988-01-21 | 1989-07-27 | Mitsubishi Electric Corp | 大小比較回路 |
| EP0751457A1 (en) * | 1995-06-30 | 1997-01-02 | STMicroelectronics S.r.l. | Basic cell for comparing a first and a second digital signal to each other and relating digital comparator |
-
1984
- 1984-05-30 JP JP11015484A patent/JPS60254233A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01187630A (ja) * | 1988-01-21 | 1989-07-27 | Mitsubishi Electric Corp | 大小比較回路 |
| EP0751457A1 (en) * | 1995-06-30 | 1997-01-02 | STMicroelectronics S.r.l. | Basic cell for comparing a first and a second digital signal to each other and relating digital comparator |
| US5742224A (en) * | 1995-06-30 | 1998-04-21 | Sgs-Thomson Microelectronics S.R.L. | Basic cell for comparing a first and a second digital signal and a corresponding digital comparator |
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