JPS58209142A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS58209142A JPS58209142A JP9273482A JP9273482A JPS58209142A JP S58209142 A JPS58209142 A JP S58209142A JP 9273482 A JP9273482 A JP 9273482A JP 9273482 A JP9273482 A JP 9273482A JP S58209142 A JPS58209142 A JP S58209142A
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- JP
- Japan
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- cell
- ratio
- inverter
- circuit
- transistor
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- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、半導体集積回路装置に係り、特に配ｌｈ部分
の与を個別設置するマスタースライス方式の半導体集積
回路装置に関する。
の与を個別設置するマスタースライス方式の半導体集積
回路装置に関する。
特定の装置固有に使用される集Ｍｋ回路龜、一般に汎用
集積（ロ）路に対して、専用乗積回路と呼はれる。専用
来枳回路の持合、は、多品軸・少警生産である。そして
、多品個・夕飯生産の専用集類回路は、その−晃工数の
短輸か現在太きＡ昧題となっている。七の一つの万欣に
マスタースライス方式かめる。マスタースライス方式の
集積回路は、論理素子やｔｉｅ憶索子を構成するトラン
ジスタレベルの基本素子のｌイー乃主核数個の果合を基
本素子セルとし、てのセ〃を牛尋体泰板上に固定的に配
置し、配縁パターンの接続のみによって任意の１′回別
機能を有する果株Ｉ！２回路ｒ來現出米ゐことｔ特徴と
し、配線よシ前の設計及び製造工程を共通に了ることに
より、設計期間及び製造ルｊ［ム」の短縮を１」能にし
ている。第１１は、一般的なマスタースライス方式集積
回路の説明図でるる。１は、マスタースライス方式集＆
回路、２はホンディングパッド３は入力又は、出力バッ
ファ領域、４−は内部基本素子集合プレイ領域、５は基
本素子集合（以下基本セルと呼ぶ）、６は配線領域であ
る。
集積（ロ）路に対して、専用乗積回路と呼はれる。専用
来枳回路の持合、は、多品軸・少警生産である。そして
、多品個・夕飯生産の専用集類回路は、その−晃工数の
短輸か現在太きＡ昧題となっている。七の一つの万欣に
マスタースライス方式かめる。マスタースライス方式の
集積回路は、論理素子やｔｉｅ憶索子を構成するトラン
ジスタレベルの基本素子のｌイー乃主核数個の果合を基
本素子セルとし、てのセ〃を牛尋体泰板上に固定的に配
置し、配縁パターンの接続のみによって任意の１′回別
機能を有する果株Ｉ！２回路ｒ來現出米ゐことｔ特徴と
し、配線よシ前の設計及び製造工程を共通に了ることに
より、設計期間及び製造ルｊ［ム」の短縮を１」能にし
ている。第１１は、一般的なマスタースライス方式集積
回路の説明図でるる。１は、マスタースライス方式集＆
回路、２はホンディングパッド３は入力又は、出力バッ
ファ領域、４−は内部基本素子集合プレイ領域、５は基
本素子集合（以下基本セルと呼ぶ）、６は配線領域であ
る。
次に従来の基本セルの構造の一例を第２図に示す。又、
その等価回路図を第３図に示す。これらの図において、
７は、基本セル、２２はＶＤＤ電源線、２３はＧＮＤ接
地艇Ｔ１〜Ｔ４は、エンハンスメントタイプのＭＩＳ型
駆動駆動トランジスタ５〜Ｔ６は、ディプリーシ目ンタ
イプのＭＩＳ型負荷トランジスタ、２４〜４７は接続端
子である。この基本セルの特徴は、エンハンスメントト
ランジスタＴ１〜Ｔ４のチャンネル長り、とチャンネル
幅Ｗ、とが全て同一に構成されていることである。しか
しながら、この従来の第１図に示した如き基本セルでは
、第４図のようなラッチ回路を構成する場合に問題かめ
る。第４図において、８及び９はエンハンスメントタイ
プのトランスファゲート、１０．１１はインバータ回路
、Ａはデータ入力端子、φは真値クロック端子、φは偽
値クロック端子、Ｑは直値出力端子、Ｑは偽値出力端子
、である。この回路の動作に一般に既知であるので省略
する。第５図は第４図のラッチ回路をＥ／ＤＭＩ８回路
で構成した例でおり’Ｉ”２１．Ｔ２２．Ｔ２３゜Ｔ２
４ は、エンハンスメン）ＭＩ８駆動トランジスタＴ２
５．’１”２６はディグリージョンＭＩＳ負荷トランジ
スタである。Ｇ１はトランジスタＴ２４のゲート端子、
Ｃｌ２ＶｉトランジスタＴ２３のゲート端子であシ、Ｖ
ＤＤは、電源端子、ＧＮＤは接地電位でめる。この２ツ
テ回路の動作に於いてＤＣ特性に対する制約は次のｉｆ
！ｌでおる。
その等価回路図を第３図に示す。これらの図において、
７は、基本セル、２２はＶＤＤ電源線、２３はＧＮＤ接
地艇Ｔ１〜Ｔ４は、エンハンスメントタイプのＭＩＳ型
駆動駆動トランジスタ５〜Ｔ６は、ディプリーシ目ンタ
イプのＭＩＳ型負荷トランジスタ、２４〜４７は接続端
子である。この基本セルの特徴は、エンハンスメントト
ランジスタＴ１〜Ｔ４のチャンネル長り、とチャンネル
幅Ｗ、とが全て同一に構成されていることである。しか
しながら、この従来の第１図に示した如き基本セルでは
、第４図のようなラッチ回路を構成する場合に問題かめ
る。第４図において、８及び９はエンハンスメントタイ
プのトランスファゲート、１０．１１はインバータ回路
、Ａはデータ入力端子、φは真値クロック端子、φは偽
値クロック端子、Ｑは直値出力端子、Ｑは偽値出力端子
、である。この回路の動作に一般に既知であるので省略
する。第５図は第４図のラッチ回路をＥ／ＤＭＩ８回路
で構成した例でおり’Ｉ”２１．Ｔ２２．Ｔ２３゜Ｔ２
４ は、エンハンスメン）ＭＩ８駆動トランジスタＴ２
５．’１”２６はディグリージョンＭＩＳ負荷トランジ
スタである。Ｇ１はトランジスタＴ２４のゲート端子、
Ｃｌ２ＶｉトランジスタＴ２３のゲート端子であシ、Ｖ
ＤＤは、電源端子、ＧＮＤは接地電位でめる。この２ツ
テ回路の動作に於いてＤＣ特性に対する制約は次のｉｆ
！ｌでおる。
Ａ端子の電位をＶＡ、φ端子の電位をＶ、、Ｇ１の電位
をＶＧ、 Ｇ２の電位をＶＧ、２、Ｑ端子の電位をＶＧ
１ トランジスタＴ２１のスレッシ冒ル）” １ｍ 圧
をＶＴ２．、ＶＤＤ端子の電位を■ｐとすると■φがハ
イレベルの時、トランジスタＴ２１は、オンして、ｖＧ
Ｉは、ＶＡかＶφ−Ｖ７２．の大きい方になる。普通、
■Ａ＝ＶＤ、■φ３ｖＤ として、使用するので、定常
的Ｋｕ ｖＧ、 ＝ Ｖ＃ ＶＴ、、 （！： ｆｚ
ル。（ｖＴ２１〕−例トして、ｖ丁２． ＝ｏ、 Ｂ
ｖ程度があげられる。）即ち、トランスファーゲート
を通過した電位Ｖｏ、Ｈ）ランスファゲートの電位より
、スレ、７せルド電位分だけ、そのハイレベルは低くな
る。
をＶＧ、 Ｇ２の電位をＶＧ、２、Ｑ端子の電位をＶＧ
１ トランジスタＴ２１のスレッシ冒ル）” １ｍ 圧
をＶＴ２．、ＶＤＤ端子の電位を■ｐとすると■φがハ
イレベルの時、トランジスタＴ２１は、オンして、ｖＧ
Ｉは、ＶＡかＶφ−Ｖ７２．の大きい方になる。普通、
■Ａ＝ＶＤ、■φ３ｖＤ として、使用するので、定常
的Ｋｕ ｖＧ、 ＝ Ｖ＃ ＶＴ、、 （！： ｆｚ
ル。（ｖＴ２１〕−例トして、ｖ丁２． ＝ｏ、 Ｂ
ｖ程度があげられる。）即ち、トランスファーゲート
を通過した電位Ｖｏ、Ｈ）ランスファゲートの電位より
、スレ、７せルド電位分だけ、そのハイレベルは低くな
る。
従って、ＶＧ２のローレベルを■Ｑのローレベルト同程
度に充分低くする為には、トランジスタＴ２４のサイズ
とトランジスタＴ２３のサイズｆ：異ならせなければな
らない。別の百い方をすると、今トランジスタＴ２６．
Ｔ２５の実効チャンネル長以下Ｌｅｆｆというと実効チ
ャンネル幅（以下ＶＶ、１１という）をり、及びＷＩと
し、トランジスタ’［’２４のＬａｆｆをＬ ２４ 、
Ｗ＠ｔｔをＷ２４、トランジスタＴ２３のＬ＠ｆｆ
をＲ２３１Ｗ＠ ｆ ｆ ｆｔＷｔ ４としたとき、 ｗ、、 ｗ、 。
度に充分低くする為には、トランジスタＴ２４のサイズ
とトランジスタＴ２３のサイズｆ：異ならせなければな
らない。別の百い方をすると、今トランジスタＴ２６．
Ｔ２５の実効チャンネル長以下Ｌｅｆｆというと実効チ
ャンネル幅（以下ＶＶ、１１という）をり、及びＷＩと
し、トランジスタ’［’２４のＬａｆｆをＬ ２４ 、
Ｗ＠ｔｔをＷ２４、トランジスタＴ２３のＬ＠ｆｆ
をＲ２３１Ｗ＠ ｆ ｆ ｆｔＷｔ ４としたとき、 ｗ、、 ｗ、 。
要を・る。こｔ６Ｒ２４，Ｒ１２，を一般にインバータ
レシオという。ひとつの使用例でいうと、必要最小の鵬
、＝６としたとき、Ｒ２４”” ９の場合がある。
レシオという。ひとつの使用例でいうと、必要最小の鵬
、＝６としたとき、Ｒ２４”” ９の場合がある。
基本セルはラッチ回路のみでなく、一般のゲートにも使
用されるので交流特性を均一にする為に一般にＬ□−Ｒ
２４でする。この場合 ｉ′ｔ２４ ＞ ”ｔｓとする
為には、Ｗｔ ４ ＞ Ｗｔ ｓでりる必資がある。即
ち、従来の基本セルでは、ラッチ回路を榊ＪＪｉ、する
場合、１４のチャンネル幅のみ大きけれは充分であるの
に、ｉ’２１〜１゛２４の４ケのトランジスタのチャン
ネル１−すべてを大きくしなけｉＬはならす、レイアウ
トに通衆な大きさ會必責とする欠点がある。又、トラン
スファーケート出力電位（例えはＶＧ、の様な電位）を
気にせずに−、最小のインバータレシオで基本セルを構
成した場合、ひとつの基本セルで、ラッチ回路が構成出
来ないという欠点がある。
用されるので交流特性を均一にする為に一般にＬ□−Ｒ
２４でする。この場合 ｉ′ｔ２４ ＞ ”ｔｓとする
為には、Ｗｔ ４ ＞ Ｗｔ ｓでりる必資がある。即
ち、従来の基本セルでは、ラッチ回路を榊ＪＪｉ、する
場合、１４のチャンネル幅のみ大きけれは充分であるの
に、ｉ’２１〜１゛２４の４ケのトランジスタのチャン
ネル１−すべてを大きくしなけｉＬはならす、レイアウ
トに通衆な大きさ會必責とする欠点がある。又、トラン
スファーケート出力電位（例えはＶＧ、の様な電位）を
気にせずに−、最小のインバータレシオで基本セルを構
成した場合、ひとつの基本セルで、ラッチ回路が構成出
来ないという欠点がある。
本発明の目的は、基本セルに含ま１しる被数個のＭＩ８
ｆＪ駆動トランジスタのうち、少なくとも１個のその実
効チャンネル長りと実効チャンネル幅Ｗとの比ルーＷ／
Ｌが前記他のＭＩＳ型ＩＫ動トランジスタのＲと異なる
様に構成された基本セルを有することによシ、上記欠点
を除去した、マスタースライス方式ＭＩＳ型集積回路を
提供することにある。
ｆＪ駆動トランジスタのうち、少なくとも１個のその実
効チャンネル長りと実効チャンネル幅Ｗとの比ルーＷ／
Ｌが前記他のＭＩＳ型ＩＫ動トランジスタのＲと異なる
様に構成された基本セルを有することによシ、上記欠点
を除去した、マスタースライス方式ＭＩＳ型集積回路を
提供することにある。
本発明によるマスタースライス方式ＭＩＳ型集積回路は
、半導体基板内にマ） ＩＪクス状に配置された基本セ
ルが、複−数個のＭＩＳ型負荷トラ−ンジスタと複数個
のＭＩＳ型駆動駆動トランジスタ含み、前記基本セルに
含まれる複数個のＭＩＳ型駆動駆動トランジスタなくと
も１個のその実効チャンネル長りとその実効チャンネル
幅Ｗとの比Ｒ＝Ｗ／Ｌが前記他のＭ Ｉ Ｓ型駆動トラ
ンジスタのＲと異なる様に構成された基本セルを有する
ことを特徴とする。
、半導体基板内にマ） ＩＪクス状に配置された基本セ
ルが、複−数個のＭＩＳ型負荷トラ−ンジスタと複数個
のＭＩＳ型駆動駆動トランジスタ含み、前記基本セルに
含まれる複数個のＭＩＳ型駆動駆動トランジスタなくと
も１個のその実効チャンネル長りとその実効チャンネル
幅Ｗとの比Ｒ＝Ｗ／Ｌが前記他のＭ Ｉ Ｓ型駆動トラ
ンジスタのＲと異なる様に構成された基本セルを有する
ことを特徴とする。
次に第６図乃至第８図を用いて、本発明の一夾゛施例を
、説明する。第６高乃至第８図において、゛第２図乃至
第５図と同一番号は同一機能を表わす。
、説明する。第６高乃至第８図において、゛第２図乃至
第５図と同一番号は同一機能を表わす。
本発明笑施例による特徴は、基本セル１２におる。Ｔ、
１． Ｔ、、 、 Ｔ、３．のチャンネル幅はＷ、で、
Ｔ、４のチャンネル幅Ｗ、と異なる。Ｔ、１１〜Ｔ２４
のチャンネル長は全て同じでり、である。ＴｌＭ ＋’
ｌ’２６のチャンネル幅はＷ、チャンネル長はＬｌであ
る。
１． Ｔ、、 、 Ｔ、３．のチャンネル幅はＷ、で、
Ｔ、４のチャンネル幅Ｗ、と異なる。Ｔ、１１〜Ｔ２４
のチャンネル長は全て同じでり、である。ＴｌＭ ＋’
ｌ’２６のチャンネル幅はＷ、チャンネル長はＬｌであ
る。
ディブリタイプＭＩＳ型負荷トランジスタＴ□。
Ｔｔｓ ト、エンハンスメントタイプＭＩＳ型駆動トラ
ンジスタＴ２１〜Ｔ２４との間係は、Ｌ。
ンジスタＴ２１〜Ｔ２４との間係は、Ｌ。
で表わせる。
ｋＬＩは、通常ゲート入力電圧さ■ＤのインバータやＮ
ＯＲ［ｇｌ路に必責なインパータレ７オでおり、Ｒ７は
一般路ちゲート人力電圧−＝ｖＤ−シ丁（ここでＶ丁ハ
トランス７ ｙ−１−’トのスレショルドＸ 比）のイ
ンバータヤＮ Ｏｉｔ回路に必要なインバータレシオで
ある。
ＯＲ［ｇｌ路に必責なインパータレ７オでおり、Ｒ７は
一般路ちゲート人力電圧−＝ｖＤ−シ丁（ここでＶ丁ハ
トランス７ ｙ−１−’トのスレショルドＸ 比）のイ
ンバータヤＮ Ｏｉｔ回路に必要なインバータレシオで
ある。
本例のトランジスタ特性から占えｒｃ ｈ 、＝５，６
゜Ｒ１＝８でめる。この様乃・基本セル構成−Ｃあｌし
は、１セルでう７Ｔ回給ｆ／−容易にｈ゛９取出木００
弔７Ｎは、第６囚の基本ヤルを用いたラッチ回路の央り
例である。７１〜７−１ ＋２、シッナ回ｗｒ奮矯成す
る為に、第６凹の基本セル１２にイジ７７１ノシたアル
ミ配線パターンである。第８図は第７図の等価回路であ
ｐ第５図のラッチ回路と同じ機能を南している。
゜Ｒ１＝８でめる。この様乃・基本セル構成−Ｃあｌし
は、１セルでう７Ｔ回給ｆ／−容易にｈ゛９取出木００
弔７Ｎは、第６囚の基本ヤルを用いたラッチ回路の央り
例である。７１〜７−１ ＋２、シッナ回ｗｒ奮矯成す
る為に、第６凹の基本セル１２にイジ７７１ノシたアル
ミ配線パターンである。第８図は第７図の等価回路であ
ｐ第５図のラッチ回路と同じ機能を南している。
本発明の様ｖｃ−ｂ本セル全セル丁れは、レイアウトパ
ターンに冗長性がなく、コンパクトなレイアウトで、ラ
ッチ回路が栴成できる。また、ラッチ回路に限らず、ダ
イ・ナミツタな保持回路’Ｉｊ（Ｋ尚いインバータレシ
オか安水される回鮎猶成に於いても任意、なインバータ
レシオＲ２の選択によるレイアウトが可能なので非斉に
有効である。
ターンに冗長性がなく、コンパクトなレイアウトで、ラ
ッチ回路が栴成できる。また、ラッチ回路に限らず、ダ
イ・ナミツタな保持回路’Ｉｊ（Ｋ尚いインバータレシ
オか安水される回鮎猶成に於いても任意、なインバータ
レシオＲ２の選択によるレイアウトが可能なので非斉に
有効である。
本発明は、以上欺明した様に、ＭＩＳ型マス！−スライ
スの基本セル内の複数個の！？１順トランジスタのうち
少なくとも１個の■’／Ｌ比を他のＷ／Ｌ比と異なる様
にすることにより、ラッチｆＢ）略台の一段落ち１．圧
を有するハイインバータレシオ回路を１セルで榊成出米
、素子の＾集＆Ｉ＆−化に効果がある。
スの基本セル内の複数個の！？１順トランジスタのうち
少なくとも１個の■’／Ｌ比を他のＷ／Ｌ比と異なる様
にすることにより、ラッチｆＢ）略台の一段落ち１．圧
を有するハイインバータレシオ回路を１セルで榊成出米
、素子の＾集＆Ｉ＆−化に効果がある。
第１図は、一般的マスタースライス方式集積回路装置の
平面図、第２図は従来のマスタースライス方式のＭＩＳ
型トランジスタ集積回路の基本セルｉＰＳ成を示す平伺
図、紀３図は第２し！の基本セルの等価匡・ｊ路図、第
４図にラッチ回路し！、第５図はに／ＤＭＩ８型ラッチ
回′ｒ６図、第６図は、本発明によるマスタースライス
方式のＭＩＳ型奔槓回鮎の基本セル框取會示す十面し」
、第７図は、本発明の九本セルによ２・ラッチ回路輌飲
図、第８〆ｌは、第７図の基本セルの枠１曲回路し１で
める。 なお図に２いて、′１・・・・・・マスタースライス方
式乗積回路、２・・・・・・ポンディングパッド、３・
・・・・・入力文は出力バッファ領域、４・・・・・・
内部基本素子集合プレイ領域（内部基不セルアレイ饋域
）、５・・・・・・基本素子集合（基本セル）、７・・
・・・・従事の基本セル、８ｈ ９・・・・・・エンハ
ンスメントタイプのトランスファゲート、１０，１１・
・・・・・インバータ回路、１２・・・・・・本発明に
よる基本セル、２２・・・・・・ＶＤＤｔｉｌｌ源線、
２３・・・・・・ＧＮＤ接地嶽、２４〜４７・・・・・
・接＆馬子、Ｔ１〜Ｔ４．Ｔ２１−Ｔ２４・・・・・・
エンハンスメントタイプのＭＩｓｍｔ、動トランジスタ
、Ｔ５．Ｔ６．Ｔ２５．Ｔ２６・・・・・・ディグリー
シ嘗ンタイプのＭＩＳ型負荷トランジスタ、Ａ・・・・
・・データ入力端子、φ／４髄クロックＱ−子、ｆ・・
・・・・シ為飢クロック端子、Ｑ・・・・・・共１直出
刃端子、（・・・・・−ｂ ｆ＋Ａ■ＤＩＪ・・・・・
・′喝Ｗ亀位綱子、ＧＮＤ・・・・・接地（位端子、Ｇ
１・・・・・・トランジスタ’１’ ２４ （っゲート
痛ｔ１０２・・・・・・トランジスタ゛工゛２３のゲー
ト−子、シ、。 Ｌ、・・・・・・チャン洋ル長（又は実効チャンネル艮
）、Ｗ、、Ｗ、、Ｗ、・・・・・・チャンネル−（又／
１１効チャンネル１−）、である。 ・＜１図 第２ 図 第３図 γ 第４図 １９９− １ め／３区
平面図、第２図は従来のマスタースライス方式のＭＩＳ
型トランジスタ集積回路の基本セルｉＰＳ成を示す平伺
図、紀３図は第２し！の基本セルの等価匡・ｊ路図、第
４図にラッチ回路し！、第５図はに／ＤＭＩ８型ラッチ
回′ｒ６図、第６図は、本発明によるマスタースライス
方式のＭＩＳ型奔槓回鮎の基本セル框取會示す十面し」
、第７図は、本発明の九本セルによ２・ラッチ回路輌飲
図、第８〆ｌは、第７図の基本セルの枠１曲回路し１で
める。 なお図に２いて、′１・・・・・・マスタースライス方
式乗積回路、２・・・・・・ポンディングパッド、３・
・・・・・入力文は出力バッファ領域、４・・・・・・
内部基本素子集合プレイ領域（内部基不セルアレイ饋域
）、５・・・・・・基本素子集合（基本セル）、７・・
・・・・従事の基本セル、８ｈ ９・・・・・・エンハ
ンスメントタイプのトランスファゲート、１０，１１・
・・・・・インバータ回路、１２・・・・・・本発明に
よる基本セル、２２・・・・・・ＶＤＤｔｉｌｌ源線、
２３・・・・・・ＧＮＤ接地嶽、２４〜４７・・・・・
・接＆馬子、Ｔ１〜Ｔ４．Ｔ２１−Ｔ２４・・・・・・
エンハンスメントタイプのＭＩｓｍｔ、動トランジスタ
、Ｔ５．Ｔ６．Ｔ２５．Ｔ２６・・・・・・ディグリー
シ嘗ンタイプのＭＩＳ型負荷トランジスタ、Ａ・・・・
・・データ入力端子、φ／４髄クロックＱ−子、ｆ・・
・・・・シ為飢クロック端子、Ｑ・・・・・・共１直出
刃端子、（・・・・・−ｂ ｆ＋Ａ■ＤＩＪ・・・・・
・′喝Ｗ亀位綱子、ＧＮＤ・・・・・接地（位端子、Ｇ
１・・・・・・トランジスタ’１’ ２４ （っゲート
痛ｔ１０２・・・・・・トランジスタ゛工゛２３のゲー
ト−子、シ、。 Ｌ、・・・・・・チャン洋ル長（又は実効チャンネル艮
）、Ｗ、、Ｗ、、Ｗ、・・・・・・チャンネル−（又／
１１効チャンネル１−）、である。 ・＜１図 第２ 図 第３図 γ 第４図 １９９− １ め／３区
Claims (1)
- 半導体基板内に被数個の基本素子振付がマｌ−ＩＪクス
状に固定的に部首され、前記基本素子果合の内及び前記
基本素子振付の間が公安な回路機能ＶＣ応じて配線パタ
ーンによって接続さｆて一連の回路機能が構成されるマ
スタースライス方式の牛尋体粂瑣回鮎￥に重に於いて、
創紀基本票子集合か、複数個の負荷トシンジスタと似叡
伽のＶ１般トランジスタとを含み、該複数個のｍ動トラ
ンジスタの少なくとも１個の実効チャンネル長りと実効
チャンネル幅Ｗとの比 １Ｌ＝Ｗ／Ｌが、他の前記駆動
トランジスタのＲと異なる様に構成されたことを特做と
する半導体集積回路装置、。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9273482A JPS58209142A (ja) | 1982-05-31 | 1982-05-31 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9273482A JPS58209142A (ja) | 1982-05-31 | 1982-05-31 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58209142A true JPS58209142A (ja) | 1983-12-06 |
Family
ID=14062642
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9273482A Pending JPS58209142A (ja) | 1982-05-31 | 1982-05-31 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58209142A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59127849A (ja) * | 1983-01-12 | 1984-07-23 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | マスタスライス半導体チツプ |
| US4837461A (en) * | 1987-02-24 | 1989-06-06 | Fujitsu Limited | Master slice type integrated circuit |
| US5939740A (en) * | 1991-04-08 | 1999-08-17 | Texas Instruments Incorporated | Gate array base cell |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53123684A (en) * | 1977-04-04 | 1978-10-28 | Mitsubishi Electric Corp | Semiconductor integrated circuit device |
| JPS6355782A (ja) * | 1986-08-26 | 1988-03-10 | Mitsubishi Electric Corp | 情報記憶装置 |
-
1982
- 1982-05-31 JP JP9273482A patent/JPS58209142A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59127849A (ja) * | 1983-01-12 | 1984-07-23 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | マスタスライス半導体チツプ |
| US4837461A (en) * | 1987-02-24 | 1989-06-06 | Fujitsu Limited | Master slice type integrated circuit |
| US5939740A (en) * | 1991-04-08 | 1999-08-17 | Texas Instruments Incorporated | Gate array base cell |
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