KR970078020A - 래치 회로를 포함하는 메모리 장치 - Google Patents

래치 회로를 포함하는 메모리 장치 Download PDF

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Abstract

고성능 중앙 처리 장치(CPU)(예를 들어, 고주파수에서 동작)를 이용하기 위하여, 메모리 장치는 메모리 셀에 접속된 다수의 워드 라인을 갖는 메모리 셀 어레이, 제1클럭신호에 따라 제1제어 신호를 래치하여 제2제어 신호를 발생하는 래치회로와, 디코더가 제2제어 신호를 수신할 때 어드레스 신호에 응답하여 워드 라인 중 한 워드 라인을 선택하는 디코더를 포함한다. 그 래치 회로는 제1클럭신호의 제1사이클 동안 제1제어 신호를 래치하는 제1래치부와 제1클럭신호의 제2사이클 동안 제1제어 신호를 래치하는 제2래치부를 포함한다.

Description

래치 회로를 포함하는 메모리 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제8도는 본 발명에 따른 제1실시예의 내부 클럭 발생부를 도시한 회로도, 제12도는 본 발명에 따른 제2실시예의 내부 클럭 발생부를 도시한 회로도.

Claims (25)

  1. 메모리 셀에 접속된 다수의 워드 라인을 갖는 메모리 셀; 제1클럭신호에 응답하여 제1제어 신호를 수신 및 래치하여 제2제어 신호를 발생하는 래치회로와; 디코더가 제2제어 신호를 수신할 때 어드레스 신호에 응답하여 상기 워드 라인 중 한 워드 라인을 선택하는 디코더를 포함하는 메모리 장치에 있어서, 상기 래치 회로는 제1클럭신호의 제1사이클 동안 제1제어 신호를 래치하는 제1래치부와; 제1클럭신호의 제2사이클 동안 제1제어 신호를 래치하는 제2래치부를 포함하는 것을 특징으로 하는 메모리 장치.
  2. 제1항에 있어서, 상기 래치 회로는 제1클럭신호에 기초한 제2 및 제3클럭신호를 발생하는 내부 클럭 발생부를 더 포함하고, 상기 제1 및 제2래치부는 제2 및 제3클럭신호에 응답하여 제1제어 신호를 각각 래치하는 것을 특징으로 하는 메모리 장치.
  3. 제2항에 있어서, 상기 내부 클럭 발생부는, 제1클럭신호를 이용하여 제1내부 클럭신호를 발생하는 내부 클럭 발생기; 제1내부 클럭신호를 수신하여 제1내부 클럭신호의 사이클 보다 큰 사이클을 갖는 제2내부 클럭신호를 발생하는 카운터; 제1내부 클럭신호를 수신하는 제1입력과 제2내부 클럭신호를 수신하는 제2입력 및, 제2클럭신호를 출력하는 출력을 갖는 제1NAND 논리 회로와; 제1내부 클럭신호를 수신하는 제1입력과 제2내부 클럭신호의 반전된 신호를 수신하는 제2입력 및, 제3클럭신호를 출력하는 출력을 갖는 제2NAND 논리 회로를 포함하는 것을 특징으로 하는 메모리 장치.
  4. 제3항에 있어서, 상기 제1래치부는 제2클럭신호를 수신하는 클럭 입력 노드, 제1제어 신호를 수신하는 데이타 입력 노드와, 제2제어 신호를 출력하는 데이타 출력 노드를 갖는 제1회로를 포함하는 것을 특징으로 하는 메모리 장치.
  5. 제4항에 있어서, 상기 제2래치부는 제3클럭신호를 수신하는 클럭 입력 노드, 제1제어 신호를 수신하는 데이타 입력 노드와, 제2제어 신호를 출력하는 데이타 출력 노드를 갖는 제2회로를 포함하는 것을 특징으로 하는 메모리 장치.
  6. 제5항에 있어서, 상기 카운터는, 제1내부 클럭신호를 수신하는 클럭 입력 노드, 제2내부 클럭신호를 수신하는 데이타 입력 노드와, 데이타 출력 노드를 갖는 제3회로와; 상기 제3회로의 상기 데이타 출력 노드의 출력을 수신하여 제2내부 클럭신호를 출력하는 제1인버터를 포함하는 것을 특징으로 하는 메모리 장치.
  7. 제6항에 있어서, 상기 제1, 제2 및 제3회로는, 상기 클럭 입력 노드에 접속된 게이트 및, 상기 데이타 입력 노드와 제2인버터의 입력 사이에 접속된 소스-드레인 경로를 갖는 제1금속 산화물 반도체(MOS) 트랜지스터; 상기 클럭 입력 노드에 접속된 입력을 갖는 제3인버터; 상기 제3인버터에 접속된 게이트 및, 상기 데이타 입력 노드와 상기 제2인버터의 상기 입력 사이에 접속된 소스-드레인 경로를 갖는 제2MOS 트랜지스터; 상기 제2인버터의 출력에 접속된 입력을 갖는 제4인버터; 상기 제3인버터의 출력에 접속된 게이트 및, 상기 제2인버터의 상기 입력과 상기 제3인버터의 상기 출력 사이에 접속된 소스-드레인 경로를 갖는 제3MOS 트랜지스터; 상기 클럭 입력 노드에 접속된 게이트 및, 상기 제2인버터의 입력과 상기 제4인버터의 상기 출력 사이에 접속된 소스-드레인 경로를 갖는 제4 MOS 트랜지스터; 상기 클럭 입력 노드에 접속된 게이트를 갖는 제5 MOS 트랜지스터; 상기 제2인버터의 상기 출력과 제5인버터의 입력 사이에 접속된 소스-드레인 경로를 갖는 상기 제5MOS 트랜지스터에 결합된 제5인버터; 상기 제3인버터의 상기 출력에 접속된 게이트 및, 상기 제2인버터의 상기 입력과 상기 제5인버터의 상기 입력 사이에 접속된 소스-드레인 경로를 갖는 제6 MOS 트랜지스터; 상기 제5인버터의 출력에 접속된 입력을 갖는 제6인버터; 상기 제3인버터의 상기 출력에 접속된 게이트 및, 상기 제5인버터의 상기 입력과 상기 제6인버터의 출력 사이에 접속된 소스-드레인 경로를 갖는 제7MOS 트랜지스터와; 상기 클럭 노드에 접속된 게이트 및, 상기 제5인버터의 상기 입력과 상기 제6인버터의 상기 출력 사이에 접속된 소스-드레인 경로를 갖는 제8MOS 트랜지스터를 각각 포함하고, 상기 제5인버터의 상기 출력은 상기 데이타 출력 노드에 접속되어 있는 것을 특징으로 하는 메모리 장치.
  8. 제7항에 있어서, 상기 제1, 제3, 제6 및 제8 MOS 트랜지스터는 제1 전도형 MOS 트랜지스터를 각각 포함하고, 상기 제2, 제4, 제5 및 제7 MOS 트랜지스터는 제2전도형 MOS 트랜지스터를 각각 포함하는 것을 특징으로 하는 메모리 장치.
  9. 제8항에 있어서, 상기 제1전도형은 N-형태를 포함하고, 상기 제2전도형은 P-형태를 포함하는 것을 특징으로 하는 메모리 장치.
  10. 제9항에 있어서, 상기 내부 클럭 발생기는, 제1클럭신호를 수신하여 지연된 신호를 출력하는 지연 회로; 제1클럭신호를 수신하는 제1입력과 지연된 신호를 수신하는 제2입력을 갖는 제3 NAND 논리 회로와; 상기 NAND 논리 회로의 출력을 수신하여 제1내부 클럭신호를 출력하는 제7인버터를 포함하는 것을 특징으로 하는 메모리 장치.
  11. 제1항에 있어서, 상기 장치는 단일 반도체 칩인 것을 특징으로 하는 메모리 장치.
  12. 제1항에 있어서, 상기 제1클럭신호 및 제1제어 신호는 오프-칩 중앙 처리 장치에 의해 출력되는 것을 특징으로 하는 메모리 장치.
  13. 제2항에 있어서, 상기 내부 클럭 발생부는, 제1클럭신호에 기초한 제1내부 클럭신호를 발생하는 내부 클럭 발생기; 제1내부 클럭신호를 수신하여 제1내부 클럭신호의 사이클 보다 큰 사이클을 갖는 제2내부 클럭신호를 발생하는 카운터; 제1내부 클럭신호를 수신하는 제1입력과 제2 내 클럭신호를 수신하는 제2입력을 갖는 제1 NAND 논리 회로; 제1내부 클럭신호를 수신하는 제1입력과 제2내부 클럭신호의 반전된 신호를 수신하는 제2입력을 갖는 제2 NAND 논리 회로; 제2내부 클럭신호를 수신하는 제1입력과 제1내부 클럭신호의 반전된 신호를 수신하는 제2입력을 갖는 제1 NOR 논리 회로; 제2내부 클럭신호의 반전된 신호를 수신하는 제1입력과 제1내부 클럭신호의 반전된 신호를 수신하는 제2입력을 갖는 제2NOR 논리 회로; 상기 제1NAND 논리 회로의 출력을 수신하는 게이트 및, 상기 제1기준 전압과 제1노드 사이에 접속된 소스-드레인 경로를 갖는 제1금속 산화물 반도체(MOS) 트랜지스터; 상기 제1 NOR 논리 회로의 출력을 수신하는 게이트 및, 상기 제2기준 전압과 상기 제1노드 사이에 접속된 소스-드레인 경로를 갖는 제2 MOS 트랜지스터; 상기 제2NAND 논리 회로의 출력을 수신하는 게이트 및 상기 제1기준 전압과 제2노드 사이에 접속된 소스-드레인 경로를 갖는 제3 MOS 트랜지스터와; 상기 제2NOR 논리 회로의 출력을 수신하는 게이트 및, 상기 제2기준 전압과 상기 제2노드 사이에 접속된 소스-드레인 경로를 갖는 제4 MOS 트랜지스터를 포함하고, 상기 제2클럭신호는 상기 제1노드로부터 출력되고, 상기 제3클럭신호는 상기 제2노드로부터 출력되는 것을 특징으로 하는 메모리 장치.
  14. 제13항에 있어서, 상기 제1래치부는, 제2클럭신호를 수신하여 제1래치 신호를 출력하는 제1래치 신호 발생기와; 제1래치 신호를 수신하는 클럭 입력 노드, 제1제어 신호를 수신하는 데이타 입력 노드와, 제2제어 신호를 출력하는 데이타 출력 노드를 갖는 제1회로를 포함하는 것을 특징으로 하는 메모리 장치.
  15. 제14항에 있어서, 상기 제2래치부는, 제3클럭신호를 수신하여 제2래치 신호를 출력하는 제2래치 신호 발생기와; 제2래치 신호를 수신하는 클럭 입력 노드, 제1제어 신호를 수신하는 데이타 입력 노드와, 제2제어 신호를 출력하는 데이타 출력 노드를 갖는 제2회로를 포함하는 것을 특징으로 하는 메모리 장치.
  16. 제15항에 있어서, 상기 제1래치 신호 발생기는, 제2클럭신호를 수신하여 제1지연된 신호를 출력하는 제1지연 회로와; 제2클럭신호를 수신하는 제1입력과 제1지연된 신호를 수신하는 제2입력을 갖는 제3NAND 논리 회로를 포함하고, 상기 제1래치 신호는 상기 제3NAND 논리 회로의 출력으로부터 출력되는 것을 특징으로 하는 메모리 장치.
  17. 제16항에 있어서, 상기 제2래치 신호 발생기는, 제3클럭신호를 수신하여 제2지연된 신호를 출력하는 제2지연 회로와; 제3클럭신호를 수신하는 제1입력과 제2지연된 신호를 수신하는 제2입력을 갖는 제4NAND 논리 회로를 포함하고, 상기 제2래치 신호는 상기 제4NAND 논리 회로의 출력으로부터 출력되는 것을 특징으로 하는 메모리 장치.
  18. 제17항에 있어서, 상기 카운터는, 제1 내부 클럭신호를 수신하는 클럭 입력 노드, 제2내부 클럭신호를 입력하는 데이타 입력 노드와, 데이타 출력 노드를 갖는 제3회로와; 상기 제3회로의 상기 데이타 출력 노드의 출력을 수신하여 제2내부 클럭신호를 출력하는 제1인버터를 포함하는 것을 특징으로 하는 메모리 장치.
  19. 제18항에 있어서, 상기 제1, 제2 및 제3회로는, 상기 클럭 입력 노드에 접속된 게이트를 갖는 제5금속 산화물 반도체(MOS) 트랜지스터; 상기 데이타 입력 노드와 제2인버터 사이에 접속된 소스-드레인 경로를 갖는 상기 제1 MOS 트랜지스터에 결합된 제2인버터; 상기 클럭 입력 노드에 접속된 입력을 갖는 제3인버터; 상기 제3인버터의 출력에 접속된 게이트 및, 상기 데이타 입력 노드와 상기 제2인버터의 상기 입력 사이에 접속된 소스-드레인 경로를 갖는 제6 MOS 트랜지스터; 상기 제2인버터의 출력에 접속된 입력을 갖는 제4인버터; 상기 제3인버터의 출력에 접속된 게이트 및, 상기 제2인버터의 상기 입력과 상기 제4인버터의 상기 출력 사이에 접속된 소스-드레인 경로를 갖는 제7 MOS 트랜지스터; 상기 클럭 입력 노드에 접속된 게이트 및, 상기 제2인버터의 입력과 상기 제4인버터의 상기 출력 사이에 접속된 소스-드레인 경로를 갖는 제8 MOS 트랜지스터; 상기 클럭 입력 노드에 접속된 게이트 및, 상기 제2인버터의 상기 출력과 제5인버터의 입력 사이에 접속된 소스-드레인 경로를 갖는 제9 MOS 트랜지스터; 상기 제3인버터의 상기 출력에 접속된 게이트 및, 상기 제2인버터의 상기 출력과 제5인버터의 상기 입력 사이에 접속된 소스-드레인 경로를 갖는 제10 MOS 트랜지스터; 상기 제5인버터의 출력에 접속된 입력을 갖는 제6인버터; 상기 제3인버터의 상기 출력에 접속된 게이트 및, 상기 제5인버터의 상기 입력과 상기 제6인버터의 출력 사이에 접속된 소스-드레인 경로를 갖는 제11 MOS 트랜지스터와; 상기 클럭 입력 노드에 접속된 게이트 및, 상기 제5인버터의 상기 입력과 상기 제6인버터의 출력 사이에 접속된 소스-드레인 경로를 갖는 제12 MOS 트랜지스터를 각각 포함하고, 상기 제5 인버터의 상기 출력은 상기 데이타 출력 노드에 접속되어 있는 것을 특징으로 하는 메모리 장치.
  20. 제19항에 있어서, 상기 제5, 제7, 제10 및 제12 MOS 트랜지스터는 제1전도형 MOS 트랜지스터를 각각 포함하고, 상기 제6, 제8, 제9 및 제11 MOS 트랜지스터는 제2전도형 MOS 트랜지스터를 각각 포함하는 것을 특징으로 하는 메모리 장치.
  21. 제20항에 있어서, 상기 제1전도형은 N-형태를 포함하고, 상기 제2전도형은 P-형태를 포함하는 것을 특징으로 하는 메모리 장치.
  22. 제21항에 있어서, 상기 내부 클럭 발생기는, 제1클럭신호를 수신하여 지연된 신호를 출력하는 지연 회로; 제1클럭신호를 수신하는 제1입력과 지연된 신호를 수신하는 제2입력을 갖는 제5NAND 논리 회로와; 상기 제3NAND 논리 회로의 출력을 수신하여 제1내부 클럭신호를 출력하는 제7인버터를 포함하는 것을 특징으로 하는 메모리 장치.
  23. 제22항에 있어서, 상기 제1클럭신호 및 제1제어 신호는 오프-칩 중앙 처리 장치에 의해 출력되는 것을 특징으로 하는 메모리 장치.
  24. 래치 회로에 있어서, 제1클럭신호의 제1사이클 동안 제1제어 신호를 래치하여 제2제어 신호를 출력하는 제1래치부와; 제1클럭신호의 제2사이클 동안 제1제어 신호를 래치하여 제2제어 신호를 출력하는 제2래치부를 포함하는 것을 특징으로 하는 래치 회로.
  25. 제24항에 있어서, 제1클럭신호에 기초한 제2 및 제3클럭신호를 발생하는 내부 클럭 발생부를 더 포함하고, 상기 제1 및 제2래치부는 제2 및 제3클럭신호에 응답하여 제1제어 신호를 각각 래치하는 것을 특징으로 하는 래치 회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019970019639A 1996-05-22 1997-05-21 래치회로 및 래치회로를 포함하는 메모리시스템 KR100253603B1 (ko)

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