KR970076845A - 반도체 기억 장치의 입력 회로 - Google Patents

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Abstract

본 발명은 데이터 출력 기간에도 안정하게 동작하는 반도체 기억 장치의 입력 회로를 제공한다. 입력 버퍼(11a)의 NOR 게이트(20)의 출력 노드(N22)와 전원 라인(70) 사이에 P채널 MOS 트랜지스터(24 및 23)를 직렬로 접속한다. MOS 트랜지스터(24)의 게이트 외부 신호 /EXT를 수신하고, MOS 트랜지스터(23)의 게이트는 출력 허가 신호 OEM 반전 신호를 수신한다. 데이터 출력 기간은 신호 OEM이 「H」레벨로 되어 MOS 트랜지스터(23)가 도통하므로, 데이터 출력 기간 전원 전위 Vcc가 저하되도록 노드(22)를 충분히 충전할 수 있고, 내부 신호 /NT를 안정하게 생성할 수 있다.

Description

반도체 기억 장치의 입력 회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 제2도의 도시된 DRAM의 입력 버퍼의 구성을 도시하는 회로도.

Claims (4)

  1. 특정한 시점에서 제1논리 전원로부터 제2논리 전위로 변화하는 외부 신호에 따라 내부 신호를 생성하고, 해당 내부 신호를 내부 회로에 인가하는 반도체 기억 장치의 입력 회로에 있어서, 제1전원 전위의 라인과 출력 노드의 사이에 접속되고, 그 입력 전극이 상기 외부 신호를 수신하며, 상기 외부 신호가 상기 제1논리 전위로 부터 상기 제2논리 전위로 변화함에 따라 도통하는 제1도전형의 제1트랜지스터와, 상기 제1전원 전위와 상이한 제2전원 전위의 라인과 상기 출력 노드의 사이에 접속되고, 그 입력 전극이 상기 외부 신호를 수신하며, 상기 외부 신호가 상기 제1논리 전위로 부터 상기 제2논리 전위로 변화함에 따라 비도통으로 되는 제2도전형의 트랜지스터와, 그 입력 전극이 상기 외부 신호를 수신하는 제1도 전형의 제3트랜지스터와, 상기 반도체 기억 장치의 데이터 출력 기간에 상기 제3트랜지스터를 상기 제1전원 전위의 라인과 상기 출력 노드의 사이에 접속되는 접속 수단을 포함하는 반도체 기억 장치의 입력회로.
  2. 특정한 시점에서 제1논리 전원로부터 제2논리 전위로 변화하는 외부 신호에 따라 내부 신호를 생성하고, 해당 내부 신호를 내부 회로에 인가하는 반도체 기억 장치의 입력 회로에 있어서, 상기 반도체 기억장치의 데이터 출력 기간에 활성화되고, 상기 제1논리 전위와 상기제2논리 전위 사이의 제1임계값 전위를 가지며, 상기 외부 신호의 반전 신호를 출력하는 제1반전 회로와, 상기 반도체 기억 장치의 데이터 출력 기간이외의 기간에 활성화되고, 상기 제1임계값 전위와 상기 제2논리 전위 사이의 제2임계값 전위를 가지며, 상기 외부 신호의 반전 신호를 출력하는 제2반전 회로와, 상기 제1 및 제2반전 회로중 적어도 한쪽으로부터 상기 제1논리 전위가 출력됨에 따라 상기 내부 신호를 생성하는 논리 회로를 포함하는반도체 기억 장치의 입력회로.
  3. 특정한 시점에서 제1논리 전원로부터 제2논리 전위로 변화하는 외부 신호에 따라 내부 신호를 생성하고, 해당 내부 신호를 내부 회로에 인가하는 반도체 기억 장치의 입력 회로에 있어서, 상기 제1논리 전위와 상기제2논리 전위 사이의 제1임계값 전위를 갖고, 상기 외부 신호의 반전 신호를 출력하는 제1반전 회로와, 상기 제1임계값 전위와 상기 제2논리 전위의 사이의 제2임계값 전위를 갖고, 상기 외부 신호의 반전신호를 출력하는 제2반전 회로와, 상기 제1 및 제2반전 회로 중 적어도 한쪽으로부터 상기 제1논리 전위가 출력됨에 따라상기 내부 신호를 생성하는 제1논리 회로와, 상기 제1 및 제2반전 회로의 양쪽으로부터 상기 제1논리 전위가출력됨에 따라 상기 내부 신호를 생성하는 제2논리 회로와, 상기 반도체 기억 장치의 데이터 출력 기간은 상기 제1논리 회로와 상기 내부 회로를 결합하고, 그 이외의 기간은 상기 제2논리 회로와 상기 내부 회로를 결합하는 전환 수단을 포함하는반도체 기억 장치의 입력회로.
  4. 특정한 시점에서 제1논리 전원로부터 제2논리 전위로 변화하는 외부 신호에 따라 내부 신호를 생성하고, 해당 내부 신호를 내부 회로에 인가하는 반도체 기억 장치의 입력 회로에 있어서, 상기 외부 신호에 따라 상기 내부 신호를 생성하기 위해 직렬 접속된 제1 및 제2반전 회로와, 소정의 전위 라인과 상기 제2반전 회로의 입력노드의 사이에 접속되고, 그 입력 전극이 상기 제2반전 회로의 출력 노드에 접속되며, 상기 제2반전 회로의 출력이 상기 제1논리 전위로부터 상기 제2논리 전위로 변화함에 따라 도통하고, 상기 제2반전 회로의 출력을 상기 제2논리 전위로 고정하기 위한 제1트랜지스터와, 그 입력 전극이 상기 제2반전 회로의 출력 노드에 접속되는 상기 제2트랜지스터와 동일한 도전형의 제2트랜지스터와, 상기 반도체 기억 장치로부터의 데이타의 출력이 개시됨에 따라 소정의 펄스 폭의 펄스 신호를 출력하는 펄스 발생 수단과, 상기 펄스 발생 수단으로부터 상기 펄스 신호가 출력되고 있는 기간에만 상기 제2트랜지스터를 상기 전원 전위의 라인과 상기 제2반전 회로의 입력 노드의 사이에 접속하는 접속 수단을 포함하는 반도체 기억 장치의 입력 회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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