JPH01183217A - 入力バッファ回路 - Google Patents
入力バッファ回路Info
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- JPH01183217A JPH01183217A JP63007152A JP715288A JPH01183217A JP H01183217 A JPH01183217 A JP H01183217A JP 63007152 A JP63007152 A JP 63007152A JP 715288 A JP715288 A JP 715288A JP H01183217 A JPH01183217 A JP H01183217A
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- Japan
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- mos transistor
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- Pending
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- 238000001514 detection method Methods 0.000 claims abstract description 10
- 230000007423 decrease Effects 0.000 description 9
- 230000005855 radiation Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 230000001678 irradiating effect Effects 0.000 description 2
- 239000004020 conductor Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/0033—Radiation hardening
- H03K19/00338—In field effect transistor circuits
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- Logic Circuits (AREA)
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- Computing Systems (AREA)
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- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は入力バッファ回路に関し、特にＣＭＯ８集積回
路の入力バッファ回路に関する。
路の入力バッファ回路に関する。
従来、この種の入力バッファ回路は、第３図に示すよう
に、電源ＶＤＤの電源端子３と接地端子との間にＰチャ
ネルＭＯＳトランジスタく以下、Ｐ−ＭＯＳＴと記す）
ＱＰ３１とＮチャネルＭＯＳトランジスタ（以下、Ｎ−
ＭＯＳＴと記す）ＱＮ３１とを直列に接続し、それぞれ
のゲートを入力端子１に接続し共通接続されたドレイン
を出力端子２に接続した単純なインバータ型になってｌ
、Ｎテ、Ｐ −Ｍ ＯＳ Ｔ Ｑ Ｐ ３１とＮ−Ｍ
ＯＳＴＱＮ３１とのサイズの比により論理しきい電圧を
所定の値に設定していた。
に、電源ＶＤＤの電源端子３と接地端子との間にＰチャ
ネルＭＯＳトランジスタく以下、Ｐ−ＭＯＳＴと記す）
ＱＰ３１とＮチャネルＭＯＳトランジスタ（以下、Ｎ−
ＭＯＳＴと記す）ＱＮ３１とを直列に接続し、それぞれ
のゲートを入力端子１に接続し共通接続されたドレイン
を出力端子２に接続した単純なインバータ型になってｌ
、Ｎテ、Ｐ −Ｍ ＯＳ Ｔ Ｑ Ｐ ３１とＮ−Ｍ
ＯＳＴＱＮ３１とのサイズの比により論理しきい電圧を
所定の値に設定していた。
上述した従来の入力バッファ回路は、トランジスタサイ
ズは設計時に決定しており、放射線の影響により、ＭＯ
Ｓトランジスタのしきい電圧が低くなって論理しきい電
圧が低下すると低レベル入力電圧の規格を満足すること
ができなくなるという欠点がある。
ズは設計時に決定しており、放射線の影響により、ＭＯ
Ｓトランジスタのしきい電圧が低くなって論理しきい電
圧が低下すると低レベル入力電圧の規格を満足すること
ができなくなるという欠点がある。
本発明の入力バッファ回路は、ゲートを入力端子に接続
しソースを電源端子に接続した第１のＰチャネルＭＯＳ
トランジスタと、ゲートを前記入力端子に接続しソース
を接地端子に接続しドレインを前記第１のＰチャネルＭ
ＯＳトランジスタのドレインに接続した第１のＮチャネ
ルＭＯＳトランジスタと、ソースを前記電源端子に接続
しゲートを前記入力端子に接続した第２のＰチャネルＭ
ＯＳトランジスタと、ソースを前記第２のＰチャネルＭ
ＯＳトランジスタのドレインに接続しドレインを前記第
１のＰチャネルＭＯＳトランジスタのドレインと出力端
子とに接続した第３のＰチャネルＭｏＳトランジスタと
、出力端を前記第３のＰチャネルＭＯＳトランジスタの
ゲートに接続した論理しきい電圧の変動を検出する電圧
検出回路とを有している。
しソースを電源端子に接続した第１のＰチャネルＭＯＳ
トランジスタと、ゲートを前記入力端子に接続しソース
を接地端子に接続しドレインを前記第１のＰチャネルＭ
ＯＳトランジスタのドレインに接続した第１のＮチャネ
ルＭＯＳトランジスタと、ソースを前記電源端子に接続
しゲートを前記入力端子に接続した第２のＰチャネルＭ
ＯＳトランジスタと、ソースを前記第２のＰチャネルＭ
ＯＳトランジスタのドレインに接続しドレインを前記第
１のＰチャネルＭＯＳトランジスタのドレインと出力端
子とに接続した第３のＰチャネルＭｏＳトランジスタと
、出力端を前記第３のＰチャネルＭＯＳトランジスタの
ゲートに接続した論理しきい電圧の変動を検出する電圧
検出回路とを有している。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の回路図である。
第１図に示すように、入力端子１には第１のＰ−Ｍ Ｏ
Ｓ Ｔ Ｑ Ｐ ｌのゲートと第１のＮ−ＭＯ３ＴＱ
Ｎ＋のゲートと第２のＰ−ＭＯＳＴ ＱＰ２のゲート
が接続され、Ｐ ＭＯＳＴ ＱＰｔのソース及びド
レインはそれぞれ電源ＶＤＤの電源端子３及び出力端子
２に接続され、Ｎ−ＭＯ３ＴＱＮＩのドレイン及びソー
スはそれぞれ出力端子２及び接地端子に接続され、Ｐ−
ＭＯ３ＴＱ Ｐ ２のソース及びドレインはそれぞれ電
源端子３及び第３のＰ−ＭＯＳＴ ＱＰ３のソースに
接続され、Ｐ−ＭＯＳＴ ＱＰ３のドレインは出力端
子２に接続され、電圧検出回路４の出力端Ｎ２はＰ
ＭＯＳＴ ＱＰ３（７）ゲートに接続される。
Ｓ Ｔ Ｑ Ｐ ｌのゲートと第１のＮ−ＭＯ３ＴＱ
Ｎ＋のゲートと第２のＰ−ＭＯＳＴ ＱＰ２のゲート
が接続され、Ｐ ＭＯＳＴ ＱＰｔのソース及びド
レインはそれぞれ電源ＶＤＤの電源端子３及び出力端子
２に接続され、Ｎ−ＭＯ３ＴＱＮＩのドレイン及びソー
スはそれぞれ出力端子２及び接地端子に接続され、Ｐ−
ＭＯ３ＴＱ Ｐ ２のソース及びドレインはそれぞれ電
源端子３及び第３のＰ−ＭＯＳＴ ＱＰ３のソースに
接続され、Ｐ−ＭＯＳＴ ＱＰ３のドレインは出力端
子２に接続され、電圧検出回路４の出力端Ｎ２はＰ
ＭＯＳＴ ＱＰ３（７）ゲートに接続される。
電圧検出回路４は電源Ｖｏｌ）の電源端子３と接地端子
との間に節点Ｎ、を介して直列に接続した抵抗Ｒ２とＲ
１と、電源端子３と接地端子と間に出力端Ｎ２を介して
直列に接続しそれぞれのゲートを節点Ｎ、に接続したＰ
−ＭＯＳＴ ＱＰｔ□とＮ −Ｍ ＯＳ Ｔ Ｑ
Ｎ １ｓとから構成される。
との間に節点Ｎ、を介して直列に接続した抵抗Ｒ２とＲ
１と、電源端子３と接地端子と間に出力端Ｎ２を介して
直列に接続しそれぞれのゲートを節点Ｎ、に接続したＰ
−ＭＯＳＴ ＱＰｔ□とＮ −Ｍ ＯＳ Ｔ Ｑ
Ｎ １ｓとから構成される。
以下に、第１図の実施例の動作について説明する。
抵抗Ｒ１とＲ２の値を任意の値に運び、節点Ｎ１の電位
をＱＰＩＩとＱＮｌｔから成るインバータの論理しきい
電圧より少し低い値に設定する。この時、出力端Ｎ２に
は高レベルの出力が得られ、Ｐ−ＭＯＳＴ ＱＰ３は
非導通状態となる。従ッテ、Ｐ−ＭＯＳＴ ＱＰｌと
Ｎ ＭＯ３ＴＱＮ１のみインバータとして働き、入力
端子１からの入力信号を後段に伝達する。
をＱＰＩＩとＱＮｌｔから成るインバータの論理しきい
電圧より少し低い値に設定する。この時、出力端Ｎ２に
は高レベルの出力が得られ、Ｐ−ＭＯＳＴ ＱＰ３は
非導通状態となる。従ッテ、Ｐ−ＭＯＳＴ ＱＰｌと
Ｎ ＭＯ３ＴＱＮ１のみインバータとして働き、入力
端子１からの入力信号を後段に伝達する。
γ線等の放射線を照射することによってＰ−Ｍ ＯＳ
Ｔ Ｑ Ｐ ＋のしきい電圧が低下し、Ｐ−ＭＯＳＴ
ＱＰｌとＮ −Ｍ ＯＳ Ｔ Ｑ Ｎ ｓ テ構
成されたインバータの論理しきい電圧が低下する。その
なめ、接点Ｎ１の電位はＰ−ＭＯＳＴＱＰ＋＋とＮ
ＭＯＳＴ ＱＮＩＩで構成されたインバータの論理し
きい電圧よりも高くなり、出力端Ｎ２は低レベルとなる
。すると、Ｐ−ＭＯＳＴＱＰ３が導通状態となり、Ｐ−
ＭＯＳＴ ＱＰ２゜Ｑ Ｐ ｓとＮ−ＭＯＳＴ Ｑ
Ｎ、で構成されるインバータが動作する。
Ｔ Ｑ Ｐ ＋のしきい電圧が低下し、Ｐ−ＭＯＳＴ
ＱＰｌとＮ −Ｍ ＯＳ Ｔ Ｑ Ｎ ｓ テ構
成されたインバータの論理しきい電圧が低下する。その
なめ、接点Ｎ１の電位はＰ−ＭＯＳＴＱＰ＋＋とＮ
ＭＯＳＴ ＱＮＩＩで構成されたインバータの論理し
きい電圧よりも高くなり、出力端Ｎ２は低レベルとなる
。すると、Ｐ−ＭＯＳＴＱＰ３が導通状態となり、Ｐ−
ＭＯＳＴ ＱＰ２゜Ｑ Ｐ ｓとＮ−ＭＯＳＴ Ｑ
Ｎ、で構成されるインバータが動作する。
これは、等測的にＰ−ＭＯＳＴのゲート幅が増加するこ
とになり、Ｐ−ＭＯＳＴのしきい電圧は低下せず、Ｐ
−Ｍ ＯＳ Ｔ Ｑ Ｐ ２ 、 Ｑ Ｐ ３とＮ−
Ｍ ＯＳ Ｔ Ｑ Ｎ １で構成されたインバータの
論理しきい電圧は低下しない、従って、低レベル入力電
圧の最大値の規格とＰ−ＭＯＳＴ ＱＰ２゜Ｑ Ｐ
ｓとＮ−ＭＯＳＴ ＱＮｌで構成されたインバータの
論理しきい電圧とのマージンが大きくなり、耐放射線特
性が向上する。
とになり、Ｐ−ＭＯＳＴのしきい電圧は低下せず、Ｐ
−Ｍ ＯＳ Ｔ Ｑ Ｐ ２ 、 Ｑ Ｐ ３とＮ−
Ｍ ＯＳ Ｔ Ｑ Ｎ １で構成されたインバータの
論理しきい電圧は低下しない、従って、低レベル入力電
圧の最大値の規格とＰ−ＭＯＳＴ ＱＰ２゜Ｑ Ｐ
ｓとＮ−ＭＯＳＴ ＱＮｌで構成されたインバータの
論理しきい電圧とのマージンが大きくなり、耐放射線特
性が向上する。
第２図は本発明の第２の実施例の回路図である。
第２図に示すように、第２の実施例では上述した第１図
の第１の実施例の電圧検出回路４のＮ−Ｍ ＯＳ Ｔ
Ｑ Ｎ １．の代りに、抵抗Ｒ３を置換えた電圧検出
回路４．を用いている。
の第１の実施例の電圧検出回路４のＮ−Ｍ ＯＳ Ｔ
Ｑ Ｎ １．の代りに、抵抗Ｒ３を置換えた電圧検出
回路４．を用いている。
第２図において、抵抗Ｒ１とＲ２とを任意の値に設定す
ることにより、節点Ｎ１の電位をｐ−Ｍ ＯＳ Ｔ
Ｑ Ｐ １１と抵抗Ｒ３から成る抵抗負荷のインバータ
の論理しきい電圧より少し低い値に設定する。この時、
出力端Ｎ２には高レベルの出力が得られ、Ｐ−ＭＯＳＴ
ＱＰ、とＮ−ＭＯ３ＴＱＮ１とで構成されるインバ
ータのみが動作する。
ることにより、節点Ｎ１の電位をｐ−Ｍ ＯＳ Ｔ
Ｑ Ｐ １１と抵抗Ｒ３から成る抵抗負荷のインバータ
の論理しきい電圧より少し低い値に設定する。この時、
出力端Ｎ２には高レベルの出力が得られ、Ｐ−ＭＯＳＴ
ＱＰ、とＮ−ＭＯ３ＴＱＮ１とで構成されるインバ
ータのみが動作する。
次に、γ線等の放射線を照射することによって、Ｐ −
Ｍ ＯＳ Ｔ Ｑ Ｐ １のしきい電圧が低下し、Ｐ
−ＭＯＳＴ ＱＰＩ とＮ−ＭＯＳＴ ＱＮｌで構
成されたインバータの論理しきい電圧が低下するが、同
時に、Ｐ−ＭＯＳＴ ＱＰｔｔのしきい電圧も低くな
り、Ｐ−ＭＯＳＴ ＱＰｌｌと抵抗Ｒ３で構成された
抵抗負荷のインバータの論理しきい電圧が低下する。そ
のため、節点Ｎ１の電位はＰ ＭＯＳＴ ＱＰｌｔ
と抵抗Ｒ３とで構成された抵抗負荷のインバータの論理
しきい電圧よりも高くなり、出力端Ｎ２は低レベルとな
る。従って、Ｐ−ＭＯＳＴ ＱＰｓが導体状態となり
、Ｐ−ＭＯＳＴ ＱＰ２ 、ＱＰ３とＮ−ＭＯＳＴＱ
Ｎ ｔで構成されるインバータが動作する。
Ｍ ＯＳ Ｔ Ｑ Ｐ １のしきい電圧が低下し、Ｐ
−ＭＯＳＴ ＱＰＩ とＮ−ＭＯＳＴ ＱＮｌで構
成されたインバータの論理しきい電圧が低下するが、同
時に、Ｐ−ＭＯＳＴ ＱＰｔｔのしきい電圧も低くな
り、Ｐ−ＭＯＳＴ ＱＰｌｌと抵抗Ｒ３で構成された
抵抗負荷のインバータの論理しきい電圧が低下する。そ
のため、節点Ｎ１の電位はＰ ＭＯＳＴ ＱＰｌｔ
と抵抗Ｒ３とで構成された抵抗負荷のインバータの論理
しきい電圧よりも高くなり、出力端Ｎ２は低レベルとな
る。従って、Ｐ−ＭＯＳＴ ＱＰｓが導体状態となり
、Ｐ−ＭＯＳＴ ＱＰ２ 、ＱＰ３とＮ−ＭＯＳＴＱ
Ｎ ｔで構成されるインバータが動作する。
これは、等測的にＰ−ＭＯＳＴのゲート幅が増加するこ
とになり、Ｐ−ＭＯＳＴのしきい電圧は低下せず、Ｐ−
ＭＯＳＴ ＱＰ２．ＱＰ、とＮ−Ｍ ＯＳ Ｔ Ｑ
Ｎ ｌで構成されたインバータの論理しきい電圧は低
下しない、従って、低レベル入力電圧の最大値の規格と
のマージンが大きくなり耐放射線特性が向上する。
とになり、Ｐ−ＭＯＳＴのしきい電圧は低下せず、Ｐ−
ＭＯＳＴ ＱＰ２．ＱＰ、とＮ−Ｍ ＯＳ Ｔ Ｑ
Ｎ ｌで構成されたインバータの論理しきい電圧は低
下しない、従って、低レベル入力電圧の最大値の規格と
のマージンが大きくなり耐放射線特性が向上する。
以上説明したように本発明は、単純なインバータ回路で
構成される従来の入力バッファ回路の電源端子と出力端
子との間に２つのＰ−ＭＯＳＴを直列接続し、電源端子
側のＰ−ＭＯＳＴを直列接続し、電源端子側のＰ−ＭＯ
ＳＴのゲートを入力端子に接続し、出力端子側のＰ−Ｍ
ＯＳＴのゲートを論理しきい電圧の変動を検知する電圧
検出回路の出力端に接続して、出力端子側のＰ−ＭＯＳ
Ｔを非導通状態から導通状態にすることにより、放射線
照射による低レベル入力電圧の最大値の規格とのマージ
ンの低減を防止できる効果がある。
構成される従来の入力バッファ回路の電源端子と出力端
子との間に２つのＰ−ＭＯＳＴを直列接続し、電源端子
側のＰ−ＭＯＳＴを直列接続し、電源端子側のＰ−ＭＯ
ＳＴのゲートを入力端子に接続し、出力端子側のＰ−Ｍ
ＯＳＴのゲートを論理しきい電圧の変動を検知する電圧
検出回路の出力端に接続して、出力端子側のＰ−ＭＯＳ
Ｔを非導通状態から導通状態にすることにより、放射線
照射による低レベル入力電圧の最大値の規格とのマージ
ンの低減を防止できる効果がある。
第１図は本発明の第１の実施例の回路図、第２図は本発
明の第２の実施例の回路図、第３図は従来の入力バッフ
ァ回路の一例の回路図である。 １・・・入力端子、２・・・出力端子、３・・・電源端
子、４．４ａ・・・電圧検出回路、Ｎ１・・・節点、Ｎ
２・・・出力端、ＱＰ＋ 、ＱＰ２ 、ＱＰ３ 、ＱＰ
ｔｔ、ＱＰ３１・・・Ｐ−ＭＯＳＴ、ＱＮｌ、ＱＮＩｌ
、ＱＮ３１・・・Ｎ−ＭＯＳＴ、Ｒ１、Ｒ２、Ｒ３・・
・抵抗。
明の第２の実施例の回路図、第３図は従来の入力バッフ
ァ回路の一例の回路図である。 １・・・入力端子、２・・・出力端子、３・・・電源端
子、４．４ａ・・・電圧検出回路、Ｎ１・・・節点、Ｎ
２・・・出力端、ＱＰ＋ 、ＱＰ２ 、ＱＰ３ 、ＱＰ
ｔｔ、ＱＰ３１・・・Ｐ−ＭＯＳＴ、ＱＮｌ、ＱＮＩｌ
、ＱＮ３１・・・Ｎ−ＭＯＳＴ、Ｒ１、Ｒ２、Ｒ３・・
・抵抗。
Claims (1)
- ゲートを入力端子に接続しソースを電源端子に接続し
た第１のＰチャネルＭＯＳトランジスタと、ゲートを前
記入力端子に接続しソースを接地端子に接続しドレイン
を前記第１のＰチャネルＭＯＳトランジスタのドレイン
に接続した第１のＮチャネルＭＯＳトランジスタと、ソ
ースを前記電源端子に接続しゲートを前記入力端子に接
続した第２のＰチャネルＭＯＳトランジスタと、ソース
を前記第２のＰチャネルＭＯＳトランジスタのドレイン
に接続しドレインを前記第１のＰチャネルＭＯＳトラン
ジスタのドレインと出力端子とに接続した第３のＰチャ
ネルＭＯＳトランジスタと、出力端を前記第３のＰチャ
ネルＭＯＳトランジスタのゲートに接続した論理しきい
電圧の変動を検出する電圧検出回路とを有することを特
徴とする入力バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63007152A JPH01183217A (ja) | 1988-01-14 | 1988-01-14 | 入力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63007152A JPH01183217A (ja) | 1988-01-14 | 1988-01-14 | 入力バッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01183217A true JPH01183217A (ja) | 1989-07-21 |
Family
ID=11658096
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63007152A Pending JPH01183217A (ja) | 1988-01-14 | 1988-01-14 | 入力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01183217A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0365817A (ja) * | 1989-07-26 | 1991-03-20 | Internatl Business Mach Corp <Ibm> | ドライバ回路 |
| US5894229A (en) * | 1996-05-24 | 1999-04-13 | Mitsubishi Denki Kabushiki Kaisha | Input circuit of semiconductor memory device for generating an internal signal in accordance with an external signal and for applying it to an internal circuitry |
| JP2015095525A (ja) * | 2013-11-11 | 2015-05-18 | 富士電機株式会社 | 半導体回路装置の製造方法および半導体回路装置 |
-
1988
- 1988-01-14 JP JP63007152A patent/JPH01183217A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0365817A (ja) * | 1989-07-26 | 1991-03-20 | Internatl Business Mach Corp <Ibm> | ドライバ回路 |
| US5894229A (en) * | 1996-05-24 | 1999-04-13 | Mitsubishi Denki Kabushiki Kaisha | Input circuit of semiconductor memory device for generating an internal signal in accordance with an external signal and for applying it to an internal circuitry |
| JP2015095525A (ja) * | 2013-11-11 | 2015-05-18 | 富士電機株式会社 | 半導体回路装置の製造方法および半導体回路装置 |
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