CN111736087A - 电源检测电路 - Google Patents

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CN111736087A CN202010201985.XA CN202010201985A CN111736087A CN 111736087 A CN111736087 A CN 111736087A CN 202010201985 A CN202010201985 A CN 202010201985A CN 111736087 A CN111736087 A CN 111736087A
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吉萨纳德·阿萨姆
哈里·霍尔斯蒂克
沃尔特·特尔卡里奥
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Anshi Co ltd
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Abstract

本公开涉及一种电源检测电路，包括：第一输入级场效应晶体管；反相器级；反馈级场效应晶体管；其中，所述反相器级包括互补的晶体管对，所述互补的晶体管对包括NMOS晶体管和PMOS晶体管，所述NMOS晶体管和PMOS晶体管被配置和布置为使得所述PMOS晶体管和NMOS晶体管的栅极长度不同。本公开还涉及一种包括电源检测电路的集成电路。

Description

电源检测电路
技术领域
本公开涉及一种电源检测电路。本公开还涉及一种包括电源检测电路的集成电路，并且更具体地涉及一种逻辑集成电路。
背景技术
在用于集成电路(诸如逻辑电路)的电源电路中，在电源接通或斜升期间，DC电源电压(或Vcc)将上升并最终稳定在特定DC值。随着DC电源斜升，电源电路中的晶体管在电压节点(例如栅极、源极或漏极达到特定的期望DC电源电压(Vcc))之前经历亚阈值电压。晶体管在亚阈值电压下的操作可在电源的输出处导致不想要的电压脉冲。这种不想要的电压脉冲(也称为假信号)可能在电源电路所连接的集成电路中引起不想要的特性。
假信号可被定义为对于电子电路(例如逻辑电路)的输出而言不想要的电压或信号。参照图1所示的通用数据传输系统，在第一逻辑电路(即系统A)的输入处接收数据。第一逻辑电路的输出连接到第二电路(即系统B)的输入，并且第二电路提供用于连接到另外的电路(未示出)的数据输出。在操作期间，第二电路可以被启用(换句话说，被通电)并且准备好从第一逻辑电路接收数据，但是第一逻辑电路可能没有准备好将数据传送到被启用的第二电路。在这种情况下，如果存在由第一逻辑电路产生的任何假信号或不想要的电压或信号，则它们将被传送到已启用的第二电路。如果假信号的幅度大于第二电路的输入阈值电压，则该假信号将会被第二电路处理，这可能在第二电路的输出处导致错误和不想要的信号。目前，通过使电子电路电源电压的接通与第二电路的接通同步，可以降低假信号的影响。然而，同步需要两个电路之间的额外定时信号，所述额外定时信号防止第二电路接通直到假信号已通过。
此外，对于缓慢上升的电源，电源检测电路通常使驱动器和其它电路能够从Vcc汲取电流。当从电源强制施加电流时，Vcc电平会下降，导致电源检测的阈值偏移，并且可能使输出不能返回到Vcc，从而导致电压振荡，这可能导致过电流。
发明内容
各种示例实施例针对诸如以上所解决的那些和/或从以下公开内容可以变得显而易见的其它问题。具体地，但不限于，一种电源检测电路，其可以减轻在电源斜升期间由亚阈值电压引起的电源输出假信号。
在某些示例实施例中，本公开的方面涉及单电源检测电路。在其它示例实施例中，本公开的方面涉及双电源检测电路。
根据实施例，提供了一种电源检测电路，包括：第一输入级(stage)场效应晶体管；反相器级(inverter stage)；反馈级场效应晶体管；其中，所述反相器级包括互补的晶体管对，所述互补的晶体管对包括NMOS晶体管和PMOS晶体管，所述NMOS晶体管和所述PMOS晶体管被配置和布置为使得所述PMOS晶体管和所述NMOS晶体管的栅极长度不同。
所述反相器级可包括至少两个互补的晶体管对，所述至少两个互补的晶体管对包括第一NMOS晶体管和第二NMOS晶体管以及第一PMOS晶体管和第二PMOS晶体管；其中，所述第一NMOS晶体管的栅极长度大于所述第一PMOS晶体管的栅极长度，并且所述第二PMOS晶体管的栅极长度大于所述第二NMOS晶体管的栅极长度。
反馈级场效应晶体管的栅极长度可以小于输入级场效应晶体管的栅极长度。
可选地，电源检测电路还可以包括前馈级，该前馈级连接在输入级场效应晶体管的输出与NOR级的输入之间。
NOR级可包括第一互补的NMOS和PMOS晶体管和第二互补的NMOS和PMOS晶体管，其中，PMOS晶体管的栅极长度大于NMOS晶体管的栅极长度。
反相器级的输出可以连接到NOR级的第一输入和第二输入。
反馈级场效应晶体管的栅极长度可以小于输入级场效应晶体管的栅极长度，以提供电源电压滞后。
可选地，电源检测电路还可以包括与第一输入级晶体管串联连接的第二输入级晶体管。
可选地，所述电源检测电路还可以包括第一电阻、第二电阻和第三电阻，其中，所述第一电阻和第二电阻连接在所述反馈级场效应晶体管的源极和漏极之间，所述第三电阻连接在所述第二电阻和所述输入场效应晶体管的源极之间。
第一电阻器、第二电阻器和第三电阻器的总电阻可以大于输入级晶体管的漏极-源极电阻。
可选地，电源检测电路还可以包括被配置和布置为对高频电源电压斜坡进行滤波的第一滤波电容器和第二滤波电容器。
第一滤波电容器可以连接在第一电阻器和第二电阻器之间，并且第二滤波电容器被连接。
还提供了一种包括根据实施例的电源检测电路的集成电路。集成电路可以是逻辑电路。逻辑电路可以是以下之一或其任意组合：缓冲器；反相器；与门；与非门；或门；或非门；异或非门；或异或门。
附图说明
为了能够详细理解本公开的特征，参照实施例进行更具体的描述，其中一些实施例在附图中被示出。然而，应当注意，附图仅示出了典型的实施例，因此不应被认为是对其范围的限制。附图是为了便于理解本公开，因此不一定按比例绘制。在结合附图阅读本说明书之后，所要求保护的主题的优点对于本领域技术人员将变得显而易见，在附图中，相同的附图标记用于表示相同的元件，并且其中：
图1示出了已知的通用数据传输系统；
图2示出了根据实施例的电源检测电路的框图；
图3示出了根据实施例的单电源供电检测电路的电路图；
图4示出了在根据图3的单电源供电检测电路的操作期间的各种波形(a)至(h)；
图5示出了根据实施例的双电源供电检测电路的电路图；
图6示出了在根据图5的双电源供电检测电路的操作期间的各种波形(a)至(g)；
图7示出了在根据图5的双电源检测电路的操作期间的各种波形(a)至(g)；以及
图8示出了在根据图5的双电源供电检测电路的操作期间的各种波形(a)至(g)。
具体实施方式
图2示出了根据实施例的电源检测电路200的一般化功能框图。概括来说，电源检测电路200包括：输入级(input stage)210；反相器级220；NOR级230；反馈级240；以及前馈线路250。
输入级210包括用于接收输入电源电压Vcc的输入端子212。输入级210包括连接到反相器级220的输入的输出线路214。来自反相器级220的反相器输出线路222连接到NOR级230。此外，反相器输出线路222还连接到反馈级240，并且反馈级240又连接到输入级210。前馈环路250从输入级的输出线路214连接到NOR级的输出线路232。NOR级输出线路232提供电源检测电路200的输出电压Vout。
当输入级210的输入处存在输入电源电压(或其某一部分)时，输入级210将部分地接通，并且在210的输出处的可能引起不想要的电压脉冲或假信号的未定义电压将被传递到反相器级220。反相器220被配置为衰减或减小来自输入级210的电压及假信号的振幅。然后，来自反相器220的衰减后的电压和假信号通过反馈级240被反馈到输入级212。反馈级240提供滞后，即斜升阈值电压(例如，如下所述的Vcc1)和斜降阈值电压之间的电压差。通过使用滞后，防止了可能导致错误的禁用信号的输入电源电压的任何下降，从而防止了可能导致输出中的过电流和/或假信号的振荡。
反相器级220的输出222还连接到NOR级的输入。NOR级230在输入电源电压开始斜降到阈值(例如Vcc2，如下所述)以下并禁用或绕开反相器级220时被使用。
图3示出了实现单电源检测电路300的电路图，该单电源检测电路300体现图2的概括功能框图。输入级310包括具有栅极端子、源极端子和漏极端子的输入n-沟道晶体管MN1。输入晶体管MN1的栅极端子形成输入级310的输入端子312。输入晶体管MN1的源极端子形成输入级310的输出端子314，且漏极端子接地。源极端子还经由电阻器R1、R2和R3以及反馈晶体管MPFB连接到电源电压Vcc。
输入级310的输出端子314连接到反相器级320的输入。反相器级包括串联连接的反相器。在此示例中，反相器级包括四个反相器，即第一反相器INV2、第二反相器INV3、第三反相器INV4和第四反相器INV5，然而所属领域的技术人员将了解，可选择任何数目。反相器INV2、INV3、INV4和INV5中的每一个由互补的NMOS晶体管和PMOS晶体管形成，其中，所述反相器串联连接。NMOS晶体管MN2和PMOS晶体管MP2的栅极连接在一起，并连接到输入级310的输出314。同样地，NMOS晶体管MN3和PMOS晶体管MP3的栅极连接在一起，对于高阶互补的NMOS晶体管和PMOS晶体管对也是如此。
PMOS晶体管MP2、MP3、MP4、MP5中的每一个的源极连接到电源电压Vcc。NMOS晶体管MN2、MN3、MN4、MN5中的每一个的漏极端子连接到地。PMOS晶体管MP2、MP3、MP4的漏极端子连接到NMOS晶体管MN2、MN3、MN4的相应的源极端子，以形成到更高阶的反相器的栅极连接。例如，PMOS晶体管MP2的漏极端子连接到NMOS晶体管MN2的源极端子，它们又连接到PMOS晶体管MP3和NMOS晶体管MN3的栅极端子。这形成反相器INV2、INV3、INV4、INV5的串联连接。对于串联的最后一个反相器，在这种情况下是INV5，PMOS晶体管MP5的漏极端子连接到NMOS晶体管MN5的源极端子，并且该连接形成反相器级320的输出，其连接到反馈级340和NOR级330的输入，如以下更详细讨论的。
第一反相器INV2由PMOS晶体管MP2和NMOS晶体管MN2形成。第二反相器INV3由PMOS晶体管MP3和NMOS晶体管MN3形成。第三反相器INV4由PMOS晶体管MP4和NMOS晶体管MN4形成。第四反相器INV5由PMOS晶体管MP5和NMOS晶体管MN5形成。
第一反相器、第二反相器、第三反相器和第四反相器中的每一者被布置成使得每个反相器的PMOS晶体管和NMOS晶体管的栅极长度L不相等。更明具体地说，PMOS晶体管MP2的栅极长度LMP2大于NMOS晶体管MN2的栅极长度LMN2。同样地，NMOS晶体管MN3的栅极长度LMN3大于PMOS晶体管MP3的栅极长度LMP3。此外，PMOS晶体管MP4的栅极长度LMP4大于NMOS晶体管MN4的栅极长度LMN4。NMOS晶体管MN5的栅极长度LMN5大于PMOS晶体管MP5的栅极长度LMP5。
本领域技术人员将看到，对于每个后续的反相器交替的相对栅极长度可以更一般地由下式给出：
LPn>LNn,LNn>LPn
这样，本实施例的栅极长度可以描述如下：
LMP2>LMN2,LMN3>LMP3,LMP4>LMN4以及LMN5>LMP5
栅极长度的这种布置确保了交替的晶体管跟随电源电压Vcc和地。在电源电压斜升期间，当NMOS晶体管的栅极长度大于对应的PMOS晶体管的栅极长度时，互补对中的PMOS晶体管的亚阈值电流主导该互补对中的对应的NMOS晶体管。相反，当PMOS晶体管的栅极长度大于相应的NMOS晶体管的栅极长度时，NMOS晶体管的亚阈值电流主导PMOS晶体管。
这样，当PMOS晶体管的栅极长度大于相应的NMOS晶体管的栅极长度时，由于NMOS晶体管的亚阈值电流主导相应的PMOS晶体管的亚阈值电流，所以反相器输出To将被拉低。类似地，当NMOS晶体管的栅极长度大于相应的PMOS晶体管的栅极长度时，因为PMOS晶体管的亚阈值电流主导相应的NMOS晶体管的亚阈值电流，所以反相器输出To将跟随电源电压Vcc。
因此，本领域技术人员将看到，在电源斜升期间，第一反相器INV2的输出优选跟随地，第二反相器INV3优选跟随电源电压Vcc，第三反相器INV4优选跟随地，第四反相器INV5优选跟随电源电压Vcc。这种布置可以衰减在电源电压斜升期间在任何级中发生的任何假信号。
反相器的数量可以根据所需的衰减量和集成电路设计上的可用面积来选择。本领域技术人员将理解，更高数量的反相器将提供增加的衰减，但是损失了集成电路设计上的可用面积。
如上所述，反相器级320的输出连接到NOR级330的输入。NOR级330被布置为两输入NOR门，其中，第一输入A连接到第四反相器INV5的输出，并且第二输入B经由前馈环路350连接到输出晶体管MN1。第一输入A由两个互补的晶体管MN6和MP7的栅极形成。第二输入B由互补的晶体管MN7和MP6的栅极形成。
NOR级330的输出以及由此单电源检测电路300的输出332被设置在晶体管MP7的漏极端子、晶体管MN6的源极端子和晶体管MN7的源极端子的节点处。NOR级330被配置和布置为当电源电压斜降时禁用反相器级。
形成NOR级的NMOS晶体管和PMOS晶体管的栅极长度被布置成使得晶体管MP6和MP7的栅极长度大于晶体管MN6和MN7的栅极长度。
回头看反相器级320，输出322反馈到反馈级340。反馈级包括反馈晶体管MPFB和与其连接的电阻器R1、R2和R3的网络，以限制从电源电压Vcc通过输入晶体管MN1到地的电流。反馈晶体管MPFB可以是PMOS晶体管，并且输出322连接到其栅极端子。电阻器R1、R2和R3的网络被提供以限制电流从电源电压Vcc流到地。具体地，当电源电压斜升并在输入级被检测到时，n沟道晶体管MN1导通并从电源电压Vcc汲取电流。电阻性网络R1、R2和R3限制从电源到地的直通电流，并防止静态电流。输入晶体管MN1的栅极长度LMN1大于反馈晶体管MPFB的栅极长度LMPFB。如上文更详细地讨论的，上述反馈布置提供滞后。
可选地，第一滤波电容器Cfilter1可以连接在电阻器R2和R1之间的节点处。同样地，第二滤波电容器Cfilter2可连接在反相器INV4的输出与反相器INV5的输入之间。可以提供滤波电容器Cfilter1和Cfilter2以过滤高频斜坡。这使得电源能够在电源斜降时通过保持电容器Cfilter1上的电压恒定而在高频率下切换，而电容器Cfilter2在电源斜升期间对电压进行滤波。
单电源检测电路300的操作可以通过在输入晶体管MN1的栅极处开始并参考图4的波形(a)来理解。图4中(a)至(h)的波形在竖直轴上示出幅度，在水平轴上示出时间t。对于波形(a)，在t0和t1之间，输入晶体管的栅极端子处的Vcc电压为零。当Vcc在t1和t2之间升高时，Vcc将低于在输入晶体管MN1的源极端子和漏极端子之间产生导电沟道所需的阈值电压Vth Vcc1，并且输入晶体管MN1的输出(即漏极端子)处的电压将等于跨串联电阻器R1、R2、R3的Vcc的瞬时电压，即输入晶体管MN1的栅极处的亚阈值电压。如上所述，第一反相器INV2的PMOS晶体管MP2的栅极长度LMP2大于NMOS晶体管MN2的栅极长度LMN2，且因此NMOS晶体管MN2的漏电流主导PMOS晶体管MP2的漏电流，因为对于特定电流，NMOS晶体管MN2上的漏极到源极电压小于PMOS晶体管MP2上的漏极到源极电压。结果，INV2的输出被拉至地。由于所述的栅极长度差异，反相器级320的输入(即PMOS晶体管MP2和NMOS晶体管MN2的栅极)处的电压将跟随输入晶体管MN1的源极处的电压，并且反相器INV2的输出(即PMOS晶体管MP2的漏极和NMOS晶体管MN2的源极上的电压)将接地。
同样地，因为栅极长度LMN3大于LMP3，反相器INV3的输出(波形(d))(即PMOS晶体管MP3的漏极和NMOS晶体管MN3的源极上的电压)将处于瞬时电压Vcc。此外，反相器INV2的输出跟随地，这导致PMOS晶体管MP3的栅源电压高于NMOS晶体管MN3的栅源电压，因为PMOS晶体管MP3被导通而NMOS晶体管MN3被截止。此外，反相器INV4的输出(波形(f))(即PMOS晶体管MP4的漏极和NMOS晶体管MN4的源极上的电压)将接地，而反相器INV5的输出(即PMOS晶体管MP5的漏极和NMOS晶体管MN5的源极上的电压)将处于瞬时电压Vcc。只要电源电压Vcc低于MN1的阈值电压，Vout就跟随地。这是由于上述栅极长度差异，并且因为输入级310的输出端子314跟随电源电压Vcc。
如上所述，输入晶体管MN1的栅极长度LMN1大于反馈晶体管MPFB的栅极长度LMPFB，因此，当Vcc处于输入晶体管MN1的亚阈值区时，反馈晶体管MPFB的漏电流主导输入晶体管MN1。这是由于当电源电压Vcc斜升时，反馈电阻器MPFB正导通并且在输入晶体管MN1之前被导通。
当Vcc接近输入晶体管MN1的阈值电压Vth Vcc1时，其将开始导通，即其将从源极传导到漏极，从电阻器R3和反馈晶体管MPFB汲取电流，因为反馈晶体管MPFB的栅极长度小于MN1并且电阻器R1和R2被反馈晶体管绕过，从而降低输入晶体管MN1的输出314处的电压。输入级310的输出端子314现在跟随电源电压Vcc，因为MN1高于阈值并且被导通，这将电阻梯R1、R2、R3拉到地。反馈晶体管MPFB的漏极-源极电阻低于电阻器R1和R2的总电阻，使得从反馈晶体管MPFB通过的电流大于通过电阻器R1和R2的电流。随着Vcc继续上升，输入晶体管MN1的输出处的电压(波形(c))变得低于第一反相器INV2的阈值电压。当Vcc达到Vcc1时，其中，Vcc1是这个单电源检测电路300的阈值电压，第一反相器INV2的输出从零(或接地)切换到Vcc1，并将最终跟随电源电压Vcc。同样，当Vcc达到Vcc1时，反相器INV3、反相器INV5的输出将从Vcc变化到零，并且反相器INV4的输出和Vout将从零变化到Vcc。这在图4的波形(c)到(h)中更清楚地示出，如下所述。当INV4的输出处于Vcc时，反馈晶体管MPFB截止，从而允许电流从Vcc流过电阻器R1、R2和R3，使得输入晶体管MN1以三极管模式操作。输入晶体管MN1以三极管模式操作，因为电阻器R1和R2被添加到R3，这又减小了从Vcc通过输入晶体管MN1流到地的电流。由于R1和R2被设计为高于R3，MN1进入三极管区，因为通过R1、R2、R3的电流较低，由此输入晶体管MN1像电阻器一样操作，由相对于源极电压和漏极电压二者的栅极电压控制。随着Vcc的进一步增加，输入晶体管MN1用作开关，其中，通过MN1的漏源电流可以近似为：
Figure BDA0002419699710000101
VLadder_out＝0
对于波形(b)，输入晶体管MN1的漏源电流意味着MN1的电阻与电阻R1、R2、R3的和相比是可忽略的，从而晶体管MN1的漏极电压降也是可忽略的。在这种情况下，R1、R2和R3的和在兆欧的范围内，而MN1的电阻将在千欧的范围内。
波形(c)示出了基于Vcc的输入晶体管MN1的输出(Ladder_out)的特性。由于Vcc在t0和t1之间保持为零，所以Ladder_out保持为零。当Vcc在t1处开始斜升时，可以看出，Ladder_out跟随Vcc。当Vcc接近Vcc1时，Ladder_out开始下降，并在Vcc通过Vcc1之后不久达到零。
如波形(d)所示，直到Vcc达到Vcc1，反相器INV2的输出将为零(接地)。然而，当Vcc达到Vcc1时，反相器INV2的输出将增加到Vcc1。当Vcc进一步斜升在时间t2处达到最大值时，反相器的输出也将在时间t2处上升到Vcc。同样，对于INV4的输出(如波形(f)所示)和对于NOR门的输出(如波形(h)所示的Vout 322)，也会出现相同的特性。如果假信号源自INV4之前的级中的任何一个，则由于每个反相器级的栅极长度差异，其将被其它级衰减。
如波形(e)所示，当Vcc从时间t1斜升到在tVcc1处的Vcc1时，反相器INV3的输出将跟随Vcc。然而，当Vcc达到Vcc1时，反相器INV3的输出将降低到零(接地)。同样，对于INV5的输出也出现相同的特性，如波形(g)所示。
再次参考图4的波形(a)，Vcc在时间t2和时间t3之间处于最大值。当Vcc在时间t3和时间t4之间斜降时，波形(c)到(h)经历与上述相反的行为。如波形(c)中所示，随着Vcc下降，可以看出，Ladder_out保持为零，直到Vcc达到Vcc2。由于跨电阻器R1、R2和R3的电压降，Vcc1和Vcc2之间的电压电平之间的差被考虑。对于Vcc2，R1，R2和R3设置电压降。然而，对于Vcc1，只有R3设置电压降。当Vcc达到Vcc2时，Ladder_out上升，然后跟随Vcc，因为输入晶体管MN1进入截止状态，在时间t4达到零。在t3和tVcc2之间，随着Vcc斜降，反相器INV2的输出将跟随Vcc。当Vcc达到Vcc2时，反相器INV2的输出降为零。同样，对于INV4的输出(如波形(f)所示)，以及对于NOR门的输出(如波形(h)所示)，也会出现相同的特性。
如果输入晶体管MN1的输出314(Ladder_out)变得高于NOR门(MN6、MN7、MP6、MP7)的阈值电压，则Vout被拉低。然而，如果输出314低于NOR门的阈值，则Vout将保持为低，如波形(h)中所示出。或者，如果输出314增大，则Vout通过反相器级变低。
如波形(e)所示，当Vcc下降到Vcc2时，反相器INV3的输出将保持为零。当Vcc达到Vcc2时，反相器INV3的输出将跟随Vcc。同样，对于INV5的输出也出现相同的特性，如波形(g)所示。
反馈晶体管MPFB被实现为限定用于电源检测电路的滞后。滞后电压被定义为：
Vhysterisis＝Vcc2–Vcc1
可以包括可选的第一滤波电容器Cfilter1，以便当输入晶体管MN1处于导通和截止状态时，基于电阻器值，帮助输入晶体管MN1的输出端处的电压充电到已知的预定量。更具体地说，如果电源电压Vcc快速斜降，则在输入晶体管MN1截止之后，输入晶体管MN1的输出处的电压将花费一些时间来跟随电源电压Vcc。如果电阻器R1、R2、R3之和与输入晶体管MN1的输出处的寄生电容的乘积较大，则在晶体管MN1的输出处的电压开始跟随Vcc之前，电源电压Vcc以更快的速率下降。因此，在没有第一滤波电容器Cfilter1的情况下，输出电压Vout达到零可能存在延迟。晶体管MN1的输出处的寄生电容由以下项构成：输入晶体管MN1的漏源和漏体电容；组成第一反相器级INV2的晶体管MN2和MP2的栅极到源极电容；电阻R3的接触电容；以及NOR级晶体管MP6和MN7的栅极到源极电容。
关于前馈回路350的操作，由于当电源Vcc斜降时流过输入晶体管MN1的小电流，Vcc2低于Vcc1，如上所述，前馈回路350将输入晶体管MN1的输出连接到NOR门，以便一旦晶体管MN1的输出开始跟随电源电压Vcc，就将输出Vout拉到零。这在当反相器INV2、INV3、INV4和INV5在亚阈值区域中操作且可能不完全起作用时是有益的。与NOR门组合的第一电容滤波器操作以在MN1一旦被截止时就将电源电压Vcc拉到零。
图5示出了实现双电源检测电路500的电路图。与图2的功能框图和图3的单电源检测电路一样，双电源检测电路500包括：输入级510；反相器级520；NOR级530；反馈级540；以及前馈线路550。
如同单电源检测电路一样，双电源检测电路500的输入级510包括第一输入晶体管MN1，其具有栅极端子、源极端子和漏极端子，用于接收第一输入电源电压Vcc。此外，输入级510包括第二输入晶体管MN9，用以接收第二供应电压Vin。第二输入晶体管MN9包括栅极端子、源极端子和漏极端子。第一输入晶体管MN1的漏极连接到第二输入晶体管MN9的源极，使得第一输入晶体管与第二输入晶体管串联。第二输入晶体管MN9的漏极接地(或为零)。双电源检测电路500的其余特征与上述单电源检测电路300的那些特征相同。这样，双电源检测电路500可用于检测通常用于双电源电压收发器中的第二电源电压Vin，以及电路500的固有电源电压Vcc。
由于包括第二输入晶体管MN9，当电源电压Vcc和第二电源电压Vin都大于阈值电压时，输出电压Vout将跟随Vcc。或者，当电源电压Vcc或第二电源电压Vin小于阈值电压时，Vout将为零。
双电源检测电路500的操作可参考图6、图7和图8中所示的情形来理解。
图6的波形(a)到(g)示出了当在第一电源电压Vcc(波形(b))被启用之后第二电源电压Vin(波形(a))被启用(或为高)时，以及当在第一电源电压Vcc被禁用之前第二电源电压Vin被禁用(或为低)时，根据图5的电路的操作。如波形(c)所示，当Vin低于Vcc1(在Vin的上升沿)时，以及当Vin低于Vcc2(在Vin的下降沿)时，输出电压Vout保持为低。
图7的波形(a)到(g)示出了当在启用第二电源电压Vin(波形(a))之后启用(或为高)第一电源电压Vcc(波形(b))并且在禁用第二电源电压Vin之前第一电源电压Vcc被禁用(或为低)时，根据图5的电路的操作。如波形(c)所示，当第一电源电压Vcc低于阈值Vcc1(在Vcc的上升沿)时，以及当第一电源电压Vcc低于阈值Vcc2(在Vcc的下降沿)时，输出电压Vout保持为低。在这方面，根据图5的电路的特性类似于如上关于图4所述的图3的电路的特性。
图8的波形(a)到(g)示出了如上参考图5所述的电路的操作。在图8中，第一电源电压Vcc(波形(b))和第二电源电压Vin(波形(a))被同时启用。图8的波形(c)到(e)与以上关于图4描述的波形相同，并且图5的波形(f)和(g)示出了当第一电源电压Vcc(波形(b))和第二电源电压Vin(波形(a))斜升和斜降时的电流的特性。
当第一电源电压Vcc斜升并低于Vcc1时，只要晶体管MN1处于饱和状态，反馈晶体管MPFB就被导通，并且电流继续指数地增加。如波形(d)所示，由于MN1的栅极电压的增加，输出电压下降。晶体管MPFB截止，并且通过MPFB的电流降至零。如波形(g)所示，通过晶体管MN1的电流受到电阻R1、R2和R3之和的限制。类似地，当电源斜降到Vcc2以下时，晶体管MPFB再次导通并传导电流，直到Vcc达到晶体管MPFB被关断的电平。
根据实施例的电源检测电路可以被实现为诸如集成电路(IC)之类的较大功能电路的一部分。功能电路可以是逻辑电路，例如缓冲器；反相器；与(AND)门；与非(NAND)门；或(OR)门；或非(NOR)门；异或非(Exclusive-NOR)门；或异或(Exclusive-OR)门。同样，功能电路可以是上述逻辑电路的任何适当组合。
本发明的特定和优选方面在所附独立权利要求中阐述。从属和/或独立权利要求的特征的组合可以适当地组合，而不仅仅是如权利要求中所阐述的。
本公开的范围包括其中明确地或隐含地公开的任何新颖特征或特征的组合或其任何概括，而不管其是否涉及所要求保护的发明或减轻本发明解决的任何或所有问题。申请人由此提请注意，在本申请或从其导出的任何这种进一步申请的审查期间，可以针对这些特征提出新的权利要求。特别地，参考所附权利要求，来自从属权利要求的特征可以与独立权利要求的特征组合，并且来自各个独立权利要求的特征可以以任何适当的方式组合，而不仅仅是在权利要求中列举的特定组合。
在单独实施例的上下文中描述的特征也可以在单个实施例中组合提供。相反，为了简洁起见，在单个实施例的上下文中描述的各种特征也可以单独地或以任何合适的子组合提供。
术语“包括”不排除其它元件或步骤，术语“一”或“一个”不排除多个。权利要求中的附图标记不应被解释为限制权利要求的范围。

Claims (15)

1.一种电源检测电路，包括：
第一输入级场效应晶体管；
反相器级；
反馈级场效应晶体管；
其中，所述反相器级包括互补的晶体管对，所述互补的晶体管对包括NMOS晶体管和PMOS晶体管，所述NMOS晶体管和所述PMOS晶体管被配置和布置为使得所述PMOS晶体管和所述NMOS晶体管的栅极长度不同。
2.根据权利要求1所述的电源检测电路，其中，所述反相器级包括至少两个互补的晶体管对，所述至少两个互补的晶体管对包括第一NMOS晶体管和第二NMOS晶体管以及第一PMOS晶体管和第二PMOS晶体管；
其中，所述第一NMOS晶体管的栅极长度大于所述第一PMOS晶体管的栅极长度，并且所述第二PMOS晶体管的栅极长度大于所述第二NMOS晶体管的栅极长度。
3.根据权利要求1和2所述的电源检测电路，其中，反馈级场效应晶体管的栅极长度小于所述输入级场效应晶体管的栅极长度。
4.根据权利要求1至3所述的电源检测电路，还包括前馈级，所述前馈级连接在所述输入级场效应晶体管的输出与NOR级的输入之间。
5.根据权利要求4所述的电源检测电路，其中，所述NOR级包括第一互补的NMOS晶体管和PMOS晶体管和第二互补的NMOS晶体管和PMOS晶体管，其中，所述PMOS晶体管的栅极长度大于所述NMOS晶体管的栅极长度。
6.根据权利要求5所述的电源检测电路，其中所述反相器级的输出连接到所述NOR级的第一输入和第二输入。
7.根据任一前述权利要求所述的电源检测电路，其中，所述反馈级场效应晶体管的栅极长度小于所述输入级场效应晶体管的栅极长度，以提供电源电压滞后。
8.根据任一前述权利要求所述的电源检测电路，还包括：与所述第一输入级晶体管串联连接的第二输入级晶体管。
9.根据任一前述权利要求所述的电源检测电路，还包括：第一电阻器、第二电阻器和第三电阻器，其中，所述第一电阻器和所述第二电阻器连接在所述反馈级场效应晶体管的源极和漏极之间，并且所述第三电阻器连接在所述第二电阻器和所述输入场效应晶体管的源极之间。
10.根据权利要求9所述的电源检测电路，其中，所述第一电阻器、所述第二电阻器和所述第三电阻器的总电阻大于所述输入级晶体管的漏极-源极电阻。
11.根据任一前述权利要求所述的电源检测电路，还包括：被配置和布置为对高频电源电压斜坡进行滤波的第一滤波电容器和第二滤波电容器。
12.根据权利要求11所述的电源检测电路，其中，所述第一滤波电容器连接在所述第一电阻器和所述第二电阻器之间，并且连接第二滤波电容器。
13.一种集成电路，包括根据前述权利要求中任一项所述的电源检测电路。
14.根据权利要求13所述的集成电路，其中所述集成电路是逻辑电路。
15.根据权利要求14所述的集成电路，其中所述逻辑电路是以下各项中的一者或其任何组合：缓冲器；反相器；与门；与非门；或门；或非门；异或非门；或异或门。
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