KR19980037094U

KR19980037094U - 전압 레벨 감지 회로

Info

Publication number: KR19980037094U
Application number: KR2019960050110U
Authority: KR
Inventors: 곽상기
Original assignee: 문정환; 엘지반도체 주식회사
Priority date: 1996-12-17
Filing date: 1996-12-17
Publication date: 1998-09-15

Abstract

본 고안은 외부전원의 변동시 외부전원과 내부전원 사이에 소정의 임계전압 범위를 벗어나는 전압(△V)차가 생길 때 감지신호를 발생시키는 전압 레벨 감지 회로를 제공하면, 외부 전원과 내부 전원과의 차가 △V만큼 생길 때 출력단자에서 발생한 신호를 이용하여 임의의 주변 디바이스가 이를 근거로 내부전원대신에 외부전원을 사용하도록 할 수도 있다.

그러면, 로우 전압 특성도 좋아지며 특히 스피드가 로우 전압에서도 나빠지는 것을 방지할 수 있다.

Description

전압 레벨 감지 회로

제1도는 본 고안에 따른 전압 레벨 감지 회로의 구성 예시도.

본 고안은 반도체 회로에서 외부에서 인가된 전원에 의해 내부 전원이 발생하는데 외부 전원이 낮아짐에 따라 내부 전원값도 낮아지는데, 외부전원과 내부 전원 사이에 소정의 임계전압범위를 벗어나는 전압(△V)차가 생길때 감지신호를 발생시키는 회로이다.

일반적으로, 반도체 회로에서는 외부에서 인가되는 전원을 이용하여 내부에서 만들어지는 내부 전원을 사용하기 때문에 외부전원값이 낮아지면 내부 전원값이 낮아져 로우 전압 특성이 나빠지며 스피드도 나빠진다.

그러나, 종래에는 상술과 같은 현상이 발생될 때 이를 보완하여 줄만한 기술이 제공되지 못하였기 때문에 외부 전원값이 낮아짐에 따라 발생되는 현상들을 감수하여야 하는 문제점이 발생되었다.

상술한 문제점을 해소하기 위한 본 고안의 목적은 외부전원의 변동시 외부전원과 내부전원 사이에 소정의 임계전압 범위를 벗어나는 전압(△V)차가 생길 때 감지신호를 발생시키는 전압 레벨 감지 회로에 고안한 것이다.

상기와 같은 목적을 달성하기 위한 본 고안의 특징은, 소정의 양전압을 전압다운시켜 출력하는 전압강하수단과, 상기 전압강하수단에서 전압 강하된 신호를 게이트 단자에 입력받는 제1NMOS 트랜지스터와, 기 설정된 임의의 기준전압을 게이트 단자에 입력받고 소스단자가 상기 제1NMOS 트랜지스터의 소스단에 연결되어 있는 제2NMOS 트랜지스터와, 상기 제1NMOS 트랜지스터의 게이트 단자와 제2NMOS 트랜지스터의 게이트 단자에 걸리는 전압의 크기를 비교하여 그 비교치는 출력하는 비교수단과, 상기 비교수단의 출력신호를 입력받아 반전하여 출력하는 제1인버터와, 상기 제1인버터의 출력신호를 입력받아 반전하여 출력하는 CMOS형 인버터와, 상기 CMOS형 인버터의 출력신호를 입력받아 반전하여 출력하는 제2인버터, 및 상기 제2인버터의 출력신호를 상기 CMOS형 인버터의 입력으로 궤환하는 저항을 포함하는 데 있다.

이하, 첨부한 도면을 참조하여 본 고안에 따른 바람직한 실시예를 설명한다.

제1도는 본 고안에 따른 전압 레벨 감지 회로의 구성 예시도로서, 소정의 양전압(VD)을 소스단자에 입력받고 게이트 단자가 드레인 단자에 연결되어 있는 제1PMOS트랜지스터(MP1)와, 상기 제1PMOS트랜지스터(MP1)의 드레인 단자에 걸리는 전압을 소스단자에 입력받고 게이트단자가 드레인 단자에 연결되어 있는 제2PMOS 트랜지스터(MP2)와, 상기 제2PMOS 트랜지스터(MP2)의 드레인 단자에 걸리는 전압을 소스단자에 입력받고 게이트 단자가 드레인 단자에 연결되어 있는 제3PMOS 트랜지스터(MP3)와, 상기 양전압(VDD)을 소스단자에 입력받는 제4PMOS 트랜지스터(MP4)와, 상기 양전압(VDD)을 소스단자에 입력받으며 상기 제4PMOS 트랜지스터(MP4)의 게이트 단자에 게이트 단자와 드레인 단자가 묶여 있는 제5PMOS 트랜지스터(MP5)와, 드레인 단자에 상기 제4PMOS 트랜지스터(MP4)의 드레인 단자가 연결되며 게이트 단자에 상기 제3PMOS 트랜지스터(MP3)의 드레인 단자가 연결되어 있는 제1NMOS 트랜지스터(MN1)와, 드레인 단자에 상기 제5PMOS 트랜지스터(MP5)의 드레인 단자가 연결되며 게이트 단자에 기준전압(VREF)을 입력받고 상기 제1NMOS 트랜지스터(MN1)의 소스단자에 소스단자가 연결되어 있는 제2NMOS 트랜지스터(MN2)와, 상기 제1NMOS 트랜지스터(MN1)와 제2NMOS 트랜지스터(MN2)의 공통 소스단자에 드레인 단자가 연결되어 있으며 게이트 단자에 상기 양전압(VDD)를 입력받는 제3NMOS 트랜지스터(MN3)와, 상기 제4PMOS 트랜지스터(MP4)의 드레인 단자에는 걸리는 전압을 입력받아 반전하여 출력하는 제1인버터(N1)와, 상기 제1인버터(N1)의 출력신호를 제1저하(R1)을 통해 공통 게이트 단자에 입력받는 CMOS형 인버터를 구성하는 제6PMOS 트랜지스터(MP6)와 제4NMOS 트랜지스터(MN4)와, 상기 제6PMOS 트랜지스터(MP6)와 제4NMOS 트랜지스터(MN4)의 공통 드레인 단자에 걸리는 신호를 입력받아 반전하여 출력하는 제2인버터(N2), 상기 제2인버터(N2)의 출력신호를 입력받아 상기 제6PMOS 트랜지스터(MP6)와 제4NMOS 트랜지스터(MN4)의 공통 게이트 단자로 궤환하는 제2저항(R2)로 구성되어 있다.

상기 구성중 제1∼3PMOS 트랜지스터(MP1∼MP3)는 제1NMOS 트랜지스터(MN1)의 게이트 전압을 형성하기 위한 구성이며, 제4. 제5PMOS 트랜지스터(MP4,MP3)는 상기 제1NMOS 트랜지스터(MN1)의 게이트 전압과 제2NMOS 트랜지스터(MN2)의 게이트에 입력되는 기준전압(VREF)을 비교하기 위한 비교기능을 수행한다.

또한, 상기 제3NMOS 트랜지스터(MN3)는 상기 제4,제5PMOS 트랜지스터(MP4,MP3) 및 제1,제2NMOS 트랜지스터(MN1,MN2)의 전류 소스 역할을 하게 된다.

또한, 제1,제2저항(R1,R2)는 전압감지 레벨을 조정하기 위한 구성이다

상기와 같이 구성되는 본 고안에 따른 전압 레벨 감지 회로의 동작을 살펴보면, 제1NMOS 트랜지스터(MN1)의 게이트 단자에 걸리는 전압은 양전압(VDD)에서 제1∼3PMOS 트랜지스터(MP1∼MP3)의 항복전압을 감산한 만큼 걸리게 된다.

이때, 상기 제1NMOS 트랜지스터(MN1)의 게이트 단자에 걸리는 전압이 제2NMOS 트랜지스터(MN2)의 게이트에 입력되는 기준전압(VREF)보다 △V만큼 높게 되면 제1노드(Node A)의 전압이 제2노드(Node B)의 전압보다 낮게 되어 출력전압은 하이가 된다.

반면에, 상기 제1NMOS 트랜지스터(MN1 )의 게이트 단자에 걸리는 전압이 제2NMOS 트랜지스터(MN2)의 게이트에 입력되는 기준전압(VREF)보다 △V만큼 낮으면 반대로 동작한다.

이때, 제1,제2저항(R1,R2)통한 궤환 구조를 사용함으로써, 상기 제1,제2,NMOS 트랜지스터(MN1,MN2)의 게이트 단자에 걸리는 전압차 △V값에 따라 출력으로 나타나는 신호가 전환되는 시점을 조정할 수 있다.

상술한 바와 같이 동작하는 본 고안에 따른 전압 레벨 감지 회로를 제공하면, 외부 전원과 내부 전원과의 차가 △V만큼 생길 때 출력단자에서 발생한 신호를 이용하여 임의의 주변 디바이스가 이를 근거로 내부전원 대신에 외부전원을 사용하도록 할 수도 있다.

그러면, 로우 전압 특성도 좋아지며 특히 스피드도 로우 전압에서 나빠지는 것을 방지할 수 있다.

Claims

소정의 양전압을 전압다운시켜 출력하는 전압강하수단과;

상기 전압강하수단에서 전압 강하된 신호를 게이트 단자에 입력받는 제1NMOS 트랜지스터와;

기 설정된 임의의 기준전압을 게이트 단자에 입력받고 소스단자가 상기 제1NMOS 트랜지스터의 소스단에 연결되어 있는 제2NMOS 트랜지스터와;

상기 제1NMOS 트랜지스터의 게이트 단자와 제2NMOS 트랜지스터의 게이트 단자에 걸리는 전압의 크기를 비교하여 그 비교치를 출력하는 비교수단과;

상기 비교수단의 출력신호를 입력받아 반전하여 출력하는 제1인버터와;

상기 제1인버터의 출력신호를 입력받아 반전하여 출력하는 CMOS형 인버터와;

상기 CMOS형 인버터의 출력신호를 입력받아 반전하여 출력하는 제2인버터; 및

상기 제2인버터의 출력신호를 상기 CMOS형 인버터의 입력으로 궤환하는 저항을 포함하는 것을 특징으로 하는 전압 레벨 감지 회로.
제1항에 있어서,

상기 제1NMOS 트랜지스터와 제2NMOS 트랜지스터의 공통 소스단자에 드레인 단자가 연결되어 있으며 게이트 단자에 상기 양전압를 입력받는 제3NMOS랜지스터를 더 포함하는 것을 특징으로 하는 전압 레벨 감지 회로.
제1항에 있어서,

상기 전압 강하 수단은 소정의 양전압을 소스단자에 입력받고 게이트 단자가 드레인 단자에 연결되어 있는 제1PMOS트랜지스터와,

상기 제1PMOS트랜지스터의 드레인 단자에 걸리는 전압을 소스단자에 입력받고 게이트단자가 드레인 단자에 연결되어 있는 제PMOS 트랜지스터와; 및

상기 제2PMOS 트랜지스터의 드레인 단자에 걸리는 전압을 소스단자에 입력받고 게이트 단자가 드레인 단자에 연결되어 있는 제3PMOS 트랜지스터로 이루어지는 것을 특징으로 하는 전압 레벨 감지 회로.
제1항에 있어서,

상기 비교수단은 상기 양전압을 소스단자에 입력받고 드레인 단자가 상기 제1NMOS 트랜지스터의 드레인 단자에 연결되어 있는 제4PMOS 트랜지스터와;

상기 양전압을 소스단자에 입력받으며 상기 제4PMOS 트랜지스터의 게이트 단자에 게이트 단자와 드레인 단자가 묶여 있으며 드레인 단자가 상기 제2PMOS 트랜지스터의 드레인 단자에 연결되어 있는 제5PMOS 트랜지스터로 이루어지는 것을 특징으로 하는 전압 레벨 감지 회로.
제1항에 있어서,

상기 제1인버터의 출력을 상기 CMOS형 인버터의 입력으로 전달하는 저항을 더 포함하는 것을 특징으로 하는 전압 레벨 감지 회로.