JPH09312096A - 半導体記憶装置の入力回路 - Google Patents
半導体記憶装置の入力回路Info
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- JPH09312096A JPH09312096A JP8129921A JP12992196A JPH09312096A JP H09312096 A JPH09312096 A JP H09312096A JP 8129921 A JP8129921 A JP 8129921A JP 12992196 A JP12992196 A JP 12992196A JP H09312096 A JPH09312096 A JP H09312096A
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Abstract
(57)【要約】
【課題】 データ出力期間でも安定に動作する半導体記
憶装置の入力回路を提供する。 【解決手段】 入力バッファ１１ａのＮＯＲゲート２０
の出力ノードＮ２２と電源ライン７０との間に、Ｐチャ
ネルＭＯＳトランジスタ２４と２３を直列に接続する。
ＭＯＳトランジスタ２４のゲートは外部信号／ＥＸＴを
受け、ＭＯＳトランジスタ２３のゲートは出力許可信号
ＯＥＭの反転信号を受ける。データ出力期間は信号ＯＥ
Ｍが「Ｈ」レベルとなってＭＯＳトランジスタ２３が導
通するので、データ出力期間に電源電位Ｖｃｃが低下し
てもノードＮ２２を十分に充電することができ、内部信
号／ＩＮＴを安定に生成できる。
憶装置の入力回路を提供する。 【解決手段】 入力バッファ１１ａのＮＯＲゲート２０
の出力ノードＮ２２と電源ライン７０との間に、Ｐチャ
ネルＭＯＳトランジスタ２４と２３を直列に接続する。
ＭＯＳトランジスタ２４のゲートは外部信号／ＥＸＴを
受け、ＭＯＳトランジスタ２３のゲートは出力許可信号
ＯＥＭの反転信号を受ける。データ出力期間は信号ＯＥ
Ｍが「Ｈ」レベルとなってＭＯＳトランジスタ２３が導
通するので、データ出力期間に電源電位Ｖｃｃが低下し
てもノードＮ２２を十分に充電することができ、内部信
号／ＩＮＴを安定に生成できる。
Description
【０００１】
【発明の属する技術分野】この発明は半導体記憶装置の
入力回路に関し、特に、ある時刻に第１の論理電位から
第２の論理電位に変化する外部信号に従って内部信号を
生成し、その内部信号を内部回路に与える半導体記憶装
置の入力回路に関する。
入力回路に関し、特に、ある時刻に第１の論理電位から
第２の論理電位に変化する外部信号に従って内部信号を
生成し、その内部信号を内部回路に与える半導体記憶装
置の入力回路に関する。
【０００２】
【従来の技術】従来より、ダイナミックランダムアクセ
スメモリ（以下、ＤＲＡＭと称す）の各制御信号入力端
子には、外部から与えられた制御信号／ＥＸＴを内部制
御信号／ＩＮＴに変換して内部回路に与えるための入力
バッファが設けられている。
スメモリ（以下、ＤＲＡＭと称す）の各制御信号入力端
子には、外部から与えられた制御信号／ＥＸＴを内部制
御信号／ＩＮＴに変換して内部回路に与えるための入力
バッファが設けられている。
【０００３】図８は、従来のＤＲＡＭの入力バッファ８
０の構成を示す回路図である。図８を参照して、この入
力バッファ８０は、ＮＯＲゲート８１、インバータ８２
およびＰチャネルＭＯＳトランジスタ８３を含む。ＮＯ
Ｒゲート８１の一方入力ノード８１ａは外部信号／ＥＸ
Ｔを受け、その他方入力ノード８１ｂは接地電位ＧＮＤ
のライン（以下、接地ラインと称す）７１に接続され
る。
０の構成を示す回路図である。図８を参照して、この入
力バッファ８０は、ＮＯＲゲート８１、インバータ８２
およびＰチャネルＭＯＳトランジスタ８３を含む。ＮＯ
Ｒゲート８１の一方入力ノード８１ａは外部信号／ＥＸ
Ｔを受け、その他方入力ノード８１ｂは接地電位ＧＮＤ
のライン（以下、接地ラインと称す）７１に接続され
る。
【０００４】ＮＯＲゲート８１は、図９に示すように、
電源ライン７０と出力ノードＮ８１の間に直列接続され
たＰチャネルＭＯＳトランジスタ９１，９２と、出力ノ
ードＮ８１と接地ライン７１の間に並列に接続されたＮ
チャネルＭＯＳトランジスタ９３，９４とを含む。ＭＯ
Ｓトランジスタ９２と９３のゲートは一方入力ノード８
１ａに接続され、ＭＯＳトランジスタ９１と９４のゲー
トは他方入力ノード８１ｂに接続される。ＮＯＲゲート
８１の他方入力ノード８１ｂは接地されているので、外
部信号／ＥＸＴに対してＮＯＲゲート８１はＭＯＳトラ
ンジスタ９２，９３からなるインバータとして動作す
る。
電源ライン７０と出力ノードＮ８１の間に直列接続され
たＰチャネルＭＯＳトランジスタ９１，９２と、出力ノ
ードＮ８１と接地ライン７１の間に並列に接続されたＮ
チャネルＭＯＳトランジスタ９３，９４とを含む。ＭＯ
Ｓトランジスタ９２と９３のゲートは一方入力ノード８
１ａに接続され、ＭＯＳトランジスタ９１と９４のゲー
トは他方入力ノード８１ｂに接続される。ＮＯＲゲート
８１の他方入力ノード８１ｂは接地されているので、外
部信号／ＥＸＴに対してＮＯＲゲート８１はＭＯＳトラ
ンジスタ９２，９３からなるインバータとして動作す
る。
【０００５】インバータ８２は、ＮＯＲゲート８１の出
力を受け、内部信号／ＩＮＴを出力する。ＰチャネルＭ
ＯＳトランジスタ８３は、電源電位Ｖｃｃのライン（以
下、電源ラインと称す）７０とインバータ８２の入力ノ
ードとの間に接続され、そのゲートはインバータ８２の
出力を受ける。インバータ８２とＰチャネルＭＯＳトラ
ンジスタ８３は、ハーフラッチ回路を構成する。
力を受け、内部信号／ＩＮＴを出力する。ＰチャネルＭ
ＯＳトランジスタ８３は、電源電位Ｖｃｃのライン（以
下、電源ラインと称す）７０とインバータ８２の入力ノ
ードとの間に接続され、そのゲートはインバータ８２の
出力を受ける。インバータ８２とＰチャネルＭＯＳトラ
ンジスタ８３は、ハーフラッチ回路を構成する。
【０００６】外部信号／ＥＸＴが非活性化レベルの
「Ｈ」レベルから活性化レベルの「Ｌ」レベルに立下が
ると、インバータ８２の出力すなわち内部信号／ＩＮＴ
は「Ｈ」レベルから「Ｌ」レベルに立下がり、Ｐチャネ
ルＭＯＳトランジスタ８３が導通して内部信号／ＩＮＴ
は「Ｌ」レベルにラッチされる。また、外部信号／ＥＸ
Ｔが活性化レベルの「Ｌ」レベルから非活性化レベルの
「Ｈ」レベルに立上がると、内部信号／ＩＮＴは「Ｌ」
レベルから「Ｈ」レベルに立上がり、ＰチャネルＭＯＳ
トランジスタ８３が非導通になってハーフラッチが解除
される。
「Ｈ」レベルから活性化レベルの「Ｌ」レベルに立下が
ると、インバータ８２の出力すなわち内部信号／ＩＮＴ
は「Ｈ」レベルから「Ｌ」レベルに立下がり、Ｐチャネ
ルＭＯＳトランジスタ８３が導通して内部信号／ＩＮＴ
は「Ｌ」レベルにラッチされる。また、外部信号／ＥＸ
Ｔが活性化レベルの「Ｌ」レベルから非活性化レベルの
「Ｈ」レベルに立上がると、内部信号／ＩＮＴは「Ｌ」
レベルから「Ｈ」レベルに立上がり、ＰチャネルＭＯＳ
トランジスタ８３が非導通になってハーフラッチが解除
される。
【０００７】
【発明が解決しようとする課題】従来の入力バッファ８
０は以上のように構成されていたので、外部信号／ＥＸ
Ｔが活性化レベルの「Ｌ」レベルである期間にＤＲＡＭ
のデータの出力が開始されて電源電位Ｖｃｃが一時的に
低下した場合、ＮＯＲゲート８１の出力ノードＮ８１の
電位が低下してインバータ８２の出力すなわち内部信号
／ＩＮＴのレベルが若干上昇してしまう。その結果、内
部信号／ＩＮＴによって制御される内部回路が誤動作を
起こしてしまうという問題があった。
０は以上のように構成されていたので、外部信号／ＥＸ
Ｔが活性化レベルの「Ｌ」レベルである期間にＤＲＡＭ
のデータの出力が開始されて電源電位Ｖｃｃが一時的に
低下した場合、ＮＯＲゲート８１の出力ノードＮ８１の
電位が低下してインバータ８２の出力すなわち内部信号
／ＩＮＴのレベルが若干上昇してしまう。その結果、内
部信号／ＩＮＴによって制御される内部回路が誤動作を
起こしてしまうという問題があった。
【０００８】それゆえに、この発明の主たる目的は、デ
ータ出力期間でも安定に動作する半導体記憶装置の入力
回路を提供することである。
ータ出力期間でも安定に動作する半導体記憶装置の入力
回路を提供することである。
【０００９】
【課題を解決するための手段】請求項１に係る発明は、
ある時刻に第１の論理電位から第２の論理電位に変化す
る外部信号に従って内部信号を生成し、その内部信号を
内部回路に与える半導体記憶装置の入力回路であって、
第１の電源電位のラインと出力ノードの間に接続され、
その入力電極が外部信号を受け、外部信号が第１の論理
電位から第２の論理電位に変化したことに応じて導通す
る第１の導電形式の第１のトランジスタ、第１の電源電
位と異なる第２の電源電位のラインと出力ノードの間に
接続され、その入力電極が外部信号を受け、外部信号が
第１の論理電位から第２の論理電位に変化したことに応
じて非導通になる第２の導電形式の第２のトランジス
タ、その入力電極が外部信号を受ける第１の導電形式の
第３のトランジスタ、および半導体記憶装置のデータ出
力期間に第３のトランジスタを第１の電源電位のライン
と出力ノードの間に接続する接続手段を備えたものであ
る。
ある時刻に第１の論理電位から第２の論理電位に変化す
る外部信号に従って内部信号を生成し、その内部信号を
内部回路に与える半導体記憶装置の入力回路であって、
第１の電源電位のラインと出力ノードの間に接続され、
その入力電極が外部信号を受け、外部信号が第１の論理
電位から第２の論理電位に変化したことに応じて導通す
る第１の導電形式の第１のトランジスタ、第１の電源電
位と異なる第２の電源電位のラインと出力ノードの間に
接続され、その入力電極が外部信号を受け、外部信号が
第１の論理電位から第２の論理電位に変化したことに応
じて非導通になる第２の導電形式の第２のトランジス
タ、その入力電極が外部信号を受ける第１の導電形式の
第３のトランジスタ、および半導体記憶装置のデータ出
力期間に第３のトランジスタを第１の電源電位のライン
と出力ノードの間に接続する接続手段を備えたものであ
る。
【００１０】また、請求項２に係る発明は、ある時刻に
第１の論理電位から第２の論理電位に変化する外部信号
に従って内部信号を生成し、その内部信号を内部回路に
与える半導体記憶装置の入力回路であって、半導体記憶
装置のデータ出力期間に活性化され、第１の論理電位と
第２の論理電位の間の第１のしきい値電位を有し、外部
信号の反転信号を出力する第１の反転回路、半導体記憶
装置のデータ出力期間以外の期間に活性化され、第１の
しきい値電位と第２の論理電位の間の第２のしきい値電
位を有し、外部信号の反転信号を出力する第２の反転回
路、および第１および第２の反転回路のうちの少なくと
も一方から第１の論理電位が出力されたことに応じて内
部信号を生成する論理回路を備えたものである。
第１の論理電位から第２の論理電位に変化する外部信号
に従って内部信号を生成し、その内部信号を内部回路に
与える半導体記憶装置の入力回路であって、半導体記憶
装置のデータ出力期間に活性化され、第１の論理電位と
第２の論理電位の間の第１のしきい値電位を有し、外部
信号の反転信号を出力する第１の反転回路、半導体記憶
装置のデータ出力期間以外の期間に活性化され、第１の
しきい値電位と第２の論理電位の間の第２のしきい値電
位を有し、外部信号の反転信号を出力する第２の反転回
路、および第１および第２の反転回路のうちの少なくと
も一方から第１の論理電位が出力されたことに応じて内
部信号を生成する論理回路を備えたものである。
【００１１】また、請求項３に係る発明は、ある時刻に
第１の論理電位から第２の論理電位に変化する外部信号
に従って内部信号を生成し、その内部信号を内部回路に
与える半導体記憶装置の入力回路であって、第１の論理
電位と第２の論理電位の間の第１のしきい値電位を有
し、外部信号の反転信号を出力する第１の反転回路、第
１のしきい値電位と第２の論理電位の間の第２のしきい
値電位を有し、外部信号の反転信号を出力する第２の反
転回路、第１および第２の反転回路のうちの少なくとも
一方から第１の論理電位が出力されたことに応じて内部
信号を生成する第１の論理回路、第１および第２の反転
回路の両方から第１の論理電位が出力されたことに応じ
て内部信号を生成する第２の論理回路、および半導体記
憶装置のデータ出力期間は第１の論理回路と内部回路を
結合し、それ以外の期間は第２の論理回路と内部回路を
結合する切換手段を備えたものである。
第１の論理電位から第２の論理電位に変化する外部信号
に従って内部信号を生成し、その内部信号を内部回路に
与える半導体記憶装置の入力回路であって、第１の論理
電位と第２の論理電位の間の第１のしきい値電位を有
し、外部信号の反転信号を出力する第１の反転回路、第
１のしきい値電位と第２の論理電位の間の第２のしきい
値電位を有し、外部信号の反転信号を出力する第２の反
転回路、第１および第２の反転回路のうちの少なくとも
一方から第１の論理電位が出力されたことに応じて内部
信号を生成する第１の論理回路、第１および第２の反転
回路の両方から第１の論理電位が出力されたことに応じ
て内部信号を生成する第２の論理回路、および半導体記
憶装置のデータ出力期間は第１の論理回路と内部回路を
結合し、それ以外の期間は第２の論理回路と内部回路を
結合する切換手段を備えたものである。
【００１２】また、請求項４に係る発明は、ある時刻に
第１の論理電位から第２の論理電位に変化する外部信号
に従って内部信号を生成し、その内部信号を内部回路に
与える半導体記憶装置の入力回路であって、外部信号に
従って内部信号を生成するための直列接続された第１お
よび第２の反転回路、電源電位のラインと第２の反転回
路の入力ノードとの間に接続され、その入力電極が第２
の反転回路の出力ノードに接続され、第２の反転回路の
出力が第１の論理電位から第２の論理電位に変化したこ
とに応じて導通し、第２の反転回路の出力を第２の論理
電位に固定させるための第１のトランジスタ、その入力
電極が第２の反転回路の出力ノードに接続される第１の
トランジスタと同じ導電形式の第２のトランジスタ、半
導体記憶装置からのデータの出力が開始されたことに応
じて所定のパルス幅のパルス信号を出力するパルス発生
手段、およびパルス発生手段からパルス信号が出力され
ている期間だけ第２のトランジスタを電源電位のライン
と第２の反転回路の入力ノードとの間に接続する接続手
段を備えたものである。
第１の論理電位から第２の論理電位に変化する外部信号
に従って内部信号を生成し、その内部信号を内部回路に
与える半導体記憶装置の入力回路であって、外部信号に
従って内部信号を生成するための直列接続された第１お
よび第２の反転回路、電源電位のラインと第２の反転回
路の入力ノードとの間に接続され、その入力電極が第２
の反転回路の出力ノードに接続され、第２の反転回路の
出力が第１の論理電位から第２の論理電位に変化したこ
とに応じて導通し、第２の反転回路の出力を第２の論理
電位に固定させるための第１のトランジスタ、その入力
電極が第２の反転回路の出力ノードに接続される第１の
トランジスタと同じ導電形式の第２のトランジスタ、半
導体記憶装置からのデータの出力が開始されたことに応
じて所定のパルス幅のパルス信号を出力するパルス発生
手段、およびパルス発生手段からパルス信号が出力され
ている期間だけ第２のトランジスタを電源電位のライン
と第２の反転回路の入力ノードとの間に接続する接続手
段を備えたものである。
【００１３】
【発明の実施の形態】実施の形態を説明する前に、ま
ず、この発明の原理について説明する。図１は、読出動
作時のＤＲＡＭの構成を示すブロック図である。
ず、この発明の原理について説明する。図１は、読出動
作時のＤＲＡＭの構成を示すブロック図である。
【００１４】図１を参照して、入力バッファ１１ａは、
外部信号／ＥＸＴに従って内部信号／ＩＮＴを生成し、
内部回路１０に与える。内部回路１０は、内部信号／Ｉ
ＮＴに従ってメモリセルアレイから読出したデータをグ
ローバル信号入出力線対ＧＩＯを介して出力バッファ１
９ａに与える。また、内部回路１０に含まれるＯＥＭ発
生回路１２ａは、所定のタイミングで出力許可信号ＯＥ
Ｍを出力バッファ１９ａに与える。出力バッファ１９ａ
は、出力許可信号ＯＥＭに応答して、内部回路１０から
与えられたデータを増幅して外部に出力する。
外部信号／ＥＸＴに従って内部信号／ＩＮＴを生成し、
内部回路１０に与える。内部回路１０は、内部信号／Ｉ
ＮＴに従ってメモリセルアレイから読出したデータをグ
ローバル信号入出力線対ＧＩＯを介して出力バッファ１
９ａに与える。また、内部回路１０に含まれるＯＥＭ発
生回路１２ａは、所定のタイミングで出力許可信号ＯＥ
Ｍを出力バッファ１９ａに与える。出力バッファ１９ａ
は、出力許可信号ＯＥＭに応答して、内部回路１０から
与えられたデータを増幅して外部に出力する。
【００１５】このデータ出力期間に電源ノイズが発生
し、入力バッファ１１ａが誤動作（Ｖ IL不良）を生じや
すい。そこで、この発明は、出力許可信号ＯＥＭを入力
バッファ１１ａにも与えて、入力バッファ１１ａの初段
インバータの充電電流と放電電流のレシオが出力許可信
号ＯＥＭに応答して増大し、あるいはハーフラッチ回路
のラッチ能力が出力許可信号ＯＥＭに応答して増大する
ようにして、データ出力期間における入力バッファ１１
ａの誤動作を防止するものである。
し、入力バッファ１１ａが誤動作（Ｖ IL不良）を生じや
すい。そこで、この発明は、出力許可信号ＯＥＭを入力
バッファ１１ａにも与えて、入力バッファ１１ａの初段
インバータの充電電流と放電電流のレシオが出力許可信
号ＯＥＭに応答して増大し、あるいはハーフラッチ回路
のラッチ能力が出力許可信号ＯＥＭに応答して増大する
ようにして、データ出力期間における入力バッファ１１
ａの誤動作を防止するものである。
【００１６】以下、図に基づいてこの発明を詳細に説明
する。 ［実施の形態１］図２は、この発明の実施の形態１によ
るＤＲＡＭの構成を示すブロック図である。図１を参照
して、このＤＲＡＭは、制御信号入力端子１〜４、行ア
ドレス信号入力端子群５、列アドレス信号入力端子群
６、データ入力端子７およびデータ出力端子８を備え
る。また、このＤＲＡＭは、入力バッファ群１１、制御
回路１２、メモリセルアレイ１３、行アドレスバッファ
群１４、行デコーダ１５、列アドレスバッファ群１６、
列デコーダ１７、センスアンプ＋入出力制御回路１８お
よび入出力回路１９を備える。
する。 ［実施の形態１］図２は、この発明の実施の形態１によ
るＤＲＡＭの構成を示すブロック図である。図１を参照
して、このＤＲＡＭは、制御信号入力端子１〜４、行ア
ドレス信号入力端子群５、列アドレス信号入力端子群
６、データ入力端子７およびデータ出力端子８を備え
る。また、このＤＲＡＭは、入力バッファ群１１、制御
回路１２、メモリセルアレイ１３、行アドレスバッファ
群１４、行デコーダ１５、列アドレスバッファ群１６、
列デコーダ１７、センスアンプ＋入出力制御回路１８お
よび入出力回路１９を備える。
【００１７】入力バッファ群１１は、各制御信号入力端
子１〜４に対応して設けられた入力バッファ１１ａを含
み、制御信号入力端子１〜４を介して外部から与えられ
る制御信号ｅｘｔ／ＲＡＳ，ｅｘｔ／ＣＡＳ，ｅｘｔ／
ＷＥ，ｅｘｔ／ＯＥの各々を内部信号に変換して制御回
路１２に与える。制御回路１２は、入力バッファ群１１
から与えられた内部信号に基づいて所定の動作モードを
選択し、ＤＲＡＭ全体を制御する。
子１〜４に対応して設けられた入力バッファ１１ａを含
み、制御信号入力端子１〜４を介して外部から与えられ
る制御信号ｅｘｔ／ＲＡＳ，ｅｘｔ／ＣＡＳ，ｅｘｔ／
ＷＥ，ｅｘｔ／ＯＥの各々を内部信号に変換して制御回
路１２に与える。制御回路１２は、入力バッファ群１１
から与えられた内部信号に基づいて所定の動作モードを
選択し、ＤＲＡＭ全体を制御する。
【００１８】メモリセルアレイ１３は、それぞれが１ビ
ットのデータを記憶する複数のメモリセルを含む。各メ
モリセルは行アドレスおよび列アドレスによって決定さ
れる所定のアドレスに配置される。
ットのデータを記憶する複数のメモリセルを含む。各メ
モリセルは行アドレスおよび列アドレスによって決定さ
れる所定のアドレスに配置される。
【００１９】行アドレスバッファ群１４は行アドレス信
号入力端子群５を介して外部から与えられる行アドレス
信号を内部行アドレス信号に変換して行デコーダ１５に
与える。行デコーダ１５は、行アドレスバッファ群１４
から与えられた内部行アドレス信号に応答して、メモリ
セルアレイ１３の行アドレスを指定する。
号入力端子群５を介して外部から与えられる行アドレス
信号を内部行アドレス信号に変換して行デコーダ１５に
与える。行デコーダ１５は、行アドレスバッファ群１４
から与えられた内部行アドレス信号に応答して、メモリ
セルアレイ１３の行アドレスを指定する。
【００２０】列アドレスバッファ群１６は、列アドレス
信号入力端子群６を介して外部から与えられる列アドレ
ス信号を内部列アドレス信号に変換して列デコーダ１７
に与える。列デコーダ１７は、列アドレスバッファ群１
６から与えられた内部列アドレス信号に応答して、メモ
リセルアレイ１３の列アドレスを指定する。
信号入力端子群６を介して外部から与えられる列アドレ
ス信号を内部列アドレス信号に変換して列デコーダ１７
に与える。列デコーダ１７は、列アドレスバッファ群１
６から与えられた内部列アドレス信号に応答して、メモ
リセルアレイ１３の列アドレスを指定する。
【００２１】センスアンプ＋入出力制御回路１８は、行
デコーダ１５および列デコーダ１７によって指定された
アドレスのメモリセルをグローバル信号入出力線対ＧＩ
Ｏの一端に接続する。
デコーダ１５および列デコーダ１７によって指定された
アドレスのメモリセルをグローバル信号入出力線対ＧＩ
Ｏの一端に接続する。
【００２２】グローバル信号入出力線対ＧＩＯの他端
は、入出力回路１９に接続される。入出力回路１９は、
書込動作時にデータ入力端子７から入力されたデータを
グローバル信号入出力線対ＧＩＯを介して選択されたメ
モリセルに与え、読出動作時に選択されたメモリセルか
らの読出データをデータ出力端子８に出力する。
は、入出力回路１９に接続される。入出力回路１９は、
書込動作時にデータ入力端子７から入力されたデータを
グローバル信号入出力線対ＧＩＯを介して選択されたメ
モリセルに与え、読出動作時に選択されたメモリセルか
らの読出データをデータ出力端子８に出力する。
【００２３】なお、図１の入力バッファ１１ａは図２の
入力バッファ群１１に含まれる回路であり、図１のＯＥ
Ｍ発生回路１２ａは図２の制御回路１２に含まれる回路
であり、図１の出力バッファ１９ａは図２の入出力回路
１９に含まれる回路であり、図１の内部回路１０は図２
の回路のうちの入力バッファ群１１および入出力回路１
９以外のすべての回路を示している。
入力バッファ群１１に含まれる回路であり、図１のＯＥ
Ｍ発生回路１２ａは図２の制御回路１２に含まれる回路
であり、図１の出力バッファ１９ａは図２の入出力回路
１９に含まれる回路であり、図１の内部回路１０は図２
の回路のうちの入力バッファ群１１および入出力回路１
９以外のすべての回路を示している。
【００２４】図３は、入力バッファ１１ａの構成を示す
回路図である。図３を参照して、この入力バッファ１１
ａは、ＰチャネルＭＯＳトランジスタ２１〜２４、Ｎチ
ャネルＭＯＳトランジスタ２５，２６およびインバータ
２７，２８を含み、ＰチャネルＭＯＳトランジスタ２
１，２２およびＮチャネルＭＯＳトランジスタ２５，２
６はＮＯＲゲート２０を構成している。
回路図である。図３を参照して、この入力バッファ１１
ａは、ＰチャネルＭＯＳトランジスタ２１〜２４、Ｎチ
ャネルＭＯＳトランジスタ２５，２６およびインバータ
２７，２８を含み、ＰチャネルＭＯＳトランジスタ２
１，２２およびＮチャネルＭＯＳトランジスタ２５，２
６はＮＯＲゲート２０を構成している。
【００２５】ＰチャネルＭＯＳトランジスタ２１と２２
は電源ライン７０とノードＮ２２の間に直列接続され、
ＮチャネルＭＯＳトランジスタ２５と２６はノードＮ２
２と接地ライン７１の間に並列に接続される。ＭＯＳト
ランジスタ２２と２５のゲートは、ともに外部信号／Ｅ
ＸＴ（ｅｘｔ／ＲＡＳ，ｅｘｔ／ＣＡＳ，ｅｘｔ／ＷＥ
またはｅｘｔ／ＯＥ）を受ける。ＭＯＳトランジスタ２
１と２６のゲートは、ともに接地される。
は電源ライン７０とノードＮ２２の間に直列接続され、
ＮチャネルＭＯＳトランジスタ２５と２６はノードＮ２
２と接地ライン７１の間に並列に接続される。ＭＯＳト
ランジスタ２２と２５のゲートは、ともに外部信号／Ｅ
ＸＴ（ｅｘｔ／ＲＡＳ，ｅｘｔ／ＣＡＳ，ｅｘｔ／ＷＥ
またはｅｘｔ／ＯＥ）を受ける。ＭＯＳトランジスタ２
１と２６のゲートは、ともに接地される。
【００２６】ＰチャネルＭＯＳトランジスタ２３と２４
は電源ライン７０とノードＮ２２の間に直列接続され
る。出力許可信号ＯＥＭはインバータ２７を介してＰチ
ャネルＭＯＳトランジスタ２３のゲートに入力される。
ＰチャネルＭＯＳトランジスタ２４のゲートはＭＯＳト
ランジスタ２２，２５のゲートに接続される。インバー
タ２８の入力ノードはノードＮ２２に接続され、その出
力が内部信号／ＩＮＴとなる。
は電源ライン７０とノードＮ２２の間に直列接続され
る。出力許可信号ＯＥＭはインバータ２７を介してＰチ
ャネルＭＯＳトランジスタ２３のゲートに入力される。
ＰチャネルＭＯＳトランジスタ２４のゲートはＭＯＳト
ランジスタ２２，２５のゲートに接続される。インバー
タ２８の入力ノードはノードＮ２２に接続され、その出
力が内部信号／ＩＮＴとなる。
【００２７】次に、図３に示した入力バッファ１１ａの
動作について説明する。出力許可信号ＯＥＭが非活性化
レベルの「Ｌ」レベルであり、出力バッファ１９ａから
データが出力されていない期間は、ＰチャネルＭＯＳト
ランジスタ２３は非導通となる。したがって、外部信号
／ＥＸＴが「Ｈ」レベルの場合は、ノードＮ２２の電荷
はＮチャネルＭＯＳトランジスタ２５を介して接地ライ
ン７１に流出し、ノードＮ２２は「Ｌ」レベルに放電さ
れて内部信号／ＩＮＴは「Ｈ」レベルとなる。また、外
部信号／ＥＸＴが「Ｌ」レベルの場合は、電源ライン７
０からＰチャネルＭＯＳトランジスタ２１，２２を介し
てノードＮ２２に電荷が流入し、ノードＮ２２が「Ｈ」
レベルに充電されて内部信号／ＩＮＴが「Ｌ」レベルと
なる。
動作について説明する。出力許可信号ＯＥＭが非活性化
レベルの「Ｌ」レベルであり、出力バッファ１９ａから
データが出力されていない期間は、ＰチャネルＭＯＳト
ランジスタ２３は非導通となる。したがって、外部信号
／ＥＸＴが「Ｈ」レベルの場合は、ノードＮ２２の電荷
はＮチャネルＭＯＳトランジスタ２５を介して接地ライ
ン７１に流出し、ノードＮ２２は「Ｌ」レベルに放電さ
れて内部信号／ＩＮＴは「Ｈ」レベルとなる。また、外
部信号／ＥＸＴが「Ｌ」レベルの場合は、電源ライン７
０からＰチャネルＭＯＳトランジスタ２１，２２を介し
てノードＮ２２に電荷が流入し、ノードＮ２２が「Ｈ」
レベルに充電されて内部信号／ＩＮＴが「Ｌ」レベルと
なる。
【００２８】また、出力許可信号ＯＥＭが活性化レベル
の「Ｈ」レベルとなり、出力バッファ１９ａからデータ
が出力されている期間は、ＰチャネルＭＯＳトランジス
タ２３が導通する。したがって、外部信号／ＥＸＴが
「Ｈ」レベルである場合は、ノードＮ２２の電荷はＮチ
ャネルＭＯＳトランジスタ２５を介して接地ライン７１
に流出し、ノードＮ２２は「Ｌ」レベルに放電されて内
部信号／ＩＮＴは「Ｈ」レベルとなる。また、外部信号
／ＥＸＴが「Ｌ」レベルになった場合は、電源ライン７
０からＰチャネルＭＯＳトランジスタ２１，２２を介し
てノードＮ２２に電荷が流入するとともにＰチャネルＭ
ＯＳトランジスタ２３，２４を介してノードＮ２２に電
荷が流入し、ノードＮ２２が「Ｈ」レベルに充電されて
内部信号／ＩＮＴが「Ｌ」レベルとなる。
の「Ｈ」レベルとなり、出力バッファ１９ａからデータ
が出力されている期間は、ＰチャネルＭＯＳトランジス
タ２３が導通する。したがって、外部信号／ＥＸＴが
「Ｈ」レベルである場合は、ノードＮ２２の電荷はＮチ
ャネルＭＯＳトランジスタ２５を介して接地ライン７１
に流出し、ノードＮ２２は「Ｌ」レベルに放電されて内
部信号／ＩＮＴは「Ｈ」レベルとなる。また、外部信号
／ＥＸＴが「Ｌ」レベルになった場合は、電源ライン７
０からＰチャネルＭＯＳトランジスタ２１，２２を介し
てノードＮ２２に電荷が流入するとともにＰチャネルＭ
ＯＳトランジスタ２３，２４を介してノードＮ２２に電
荷が流入し、ノードＮ２２が「Ｈ」レベルに充電されて
内部信号／ＩＮＴが「Ｌ」レベルとなる。
【００２９】この実施の形態では、データ出力期間はノ
ードＮ２２を充電させるためのトランジスタを通常時の
１つ（ＰチャネルＭＯＳトランジスタ２２）から２つ
（ＰチャネルＭＯＳトランジスタ２２と２４）に増やし
て充電能力を増大させるので、たとえデータ出力期間に
電源電位Ｖｃｃが一時的に低下してもノードＮ２２を十
分に充電させることができる。したがって、データ出力
期間においても内部信号／ＩＮＴを安定に生成すること
ができ、内部回路１０の誤動作を防止することができ
る。
ードＮ２２を充電させるためのトランジスタを通常時の
１つ（ＰチャネルＭＯＳトランジスタ２２）から２つ
（ＰチャネルＭＯＳトランジスタ２２と２４）に増やし
て充電能力を増大させるので、たとえデータ出力期間に
電源電位Ｖｃｃが一時的に低下してもノードＮ２２を十
分に充電させることができる。したがって、データ出力
期間においても内部信号／ＩＮＴを安定に生成すること
ができ、内部回路１０の誤動作を防止することができ
る。
【００３０】［実施の形態２］図４は、この発明の実施
の形態２によるＤＲＡＭの入力バッファ３０の構成を示
す回路図である。
の形態２によるＤＲＡＭの入力バッファ３０の構成を示
す回路図である。
【００３１】図４を参照して、この入力バッファ３０
は、ＮＯＲゲート３１，３２、ＮＡＮＤゲート３３、イ
ンバータ３４〜３７およびＰチャネルＭＯＳトランジス
タ３８，３９を含む。ＮＯＲゲート３１の充電電流と放
電電流のレシオは、ＮＯＲゲート３２のそれよりも大き
く設定されている。具体的には、ＮＯＲゲート３１の充
電用のＰチャネルＭＯＳトランジスタ（図３のＰチャネ
ルＭＯＳトランジスタ２１，２２）の駆動能力は、ＮＯ
Ｒゲート３２のそれよりも大きく設定されている。換言
すると、ＮＯＲゲート３１の外部信号／ＥＸＴに対する
しきい値（ＶILレベル）はＮＯＲゲート３２のしきい値
よりも高く設定されている。ＮＯＲゲート３１のしきい
値はデータ出力期間において最適値となり、ＮＯＲゲー
ト３２のしきい値はそれ以外の期間に最適値となるよう
に設定されている。
は、ＮＯＲゲート３１，３２、ＮＡＮＤゲート３３、イ
ンバータ３４〜３７およびＰチャネルＭＯＳトランジス
タ３８，３９を含む。ＮＯＲゲート３１の充電電流と放
電電流のレシオは、ＮＯＲゲート３２のそれよりも大き
く設定されている。具体的には、ＮＯＲゲート３１の充
電用のＰチャネルＭＯＳトランジスタ（図３のＰチャネ
ルＭＯＳトランジスタ２１，２２）の駆動能力は、ＮＯ
Ｒゲート３２のそれよりも大きく設定されている。換言
すると、ＮＯＲゲート３１の外部信号／ＥＸＴに対する
しきい値（ＶILレベル）はＮＯＲゲート３２のしきい値
よりも高く設定されている。ＮＯＲゲート３１のしきい
値はデータ出力期間において最適値となり、ＮＯＲゲー
ト３２のしきい値はそれ以外の期間に最適値となるよう
に設定されている。
【００３２】外部信号／ＥＸＴはＮＯＲゲート３１，３
２の一方入力ノードに入力される。出力許可信号ＯＥＭ
は、インバータ３４を介してＮＯＲゲート３１の他方入
力ノードに入力されるとともに、ＮＯＲゲート３２の他
方入力ノードに直接入力される。ＮＯＲゲート３１の出
力はインバータ３５を介してＮＡＮＤゲート３３の一方
入力ノードに入力される。ＰチャネルＭＯＳトランジス
タ３８は、電源ライン７０とインバータ３５の入力ノー
ドの間に接続され、そのゲートはインバータ３５の出力
を受ける。インバータ３５とＰチャネルＭＯＳトランジ
スタ３８はハーフラッチ回路を構成する。ＮＯＲゲート
３２の出力はインバータ３６を介してＮＡＮＤゲート３
３の他方入力ノードに入力される。ＰチャネルＭＯＳト
ランジスタ３９は、電源ライン７０とインバータ３６の
入力ノードの間に接続され、そのゲートはインバータ３
６の出力を受ける。インバータ３６とＰチャネルＭＯＳ
トランジスタ３９はハーフラッチ回路を構成する。ＮＡ
ＮＤゲート３３の出力はインバータ３７に入力され、イ
ンバータ３７の出力は内部信号／ＩＮＴとなる。
２の一方入力ノードに入力される。出力許可信号ＯＥＭ
は、インバータ３４を介してＮＯＲゲート３１の他方入
力ノードに入力されるとともに、ＮＯＲゲート３２の他
方入力ノードに直接入力される。ＮＯＲゲート３１の出
力はインバータ３５を介してＮＡＮＤゲート３３の一方
入力ノードに入力される。ＰチャネルＭＯＳトランジス
タ３８は、電源ライン７０とインバータ３５の入力ノー
ドの間に接続され、そのゲートはインバータ３５の出力
を受ける。インバータ３５とＰチャネルＭＯＳトランジ
スタ３８はハーフラッチ回路を構成する。ＮＯＲゲート
３２の出力はインバータ３６を介してＮＡＮＤゲート３
３の他方入力ノードに入力される。ＰチャネルＭＯＳト
ランジスタ３９は、電源ライン７０とインバータ３６の
入力ノードの間に接続され、そのゲートはインバータ３
６の出力を受ける。インバータ３６とＰチャネルＭＯＳ
トランジスタ３９はハーフラッチ回路を構成する。ＮＡ
ＮＤゲート３３の出力はインバータ３７に入力され、イ
ンバータ３７の出力は内部信号／ＩＮＴとなる。
【００３３】次に、図４に示した入力バッファ３０の動
作について説明する。出力許可信号ＯＥＭが「Ｌ」レベ
ルであり、出力バッファ１９ａからデータが出力されて
いない期間は、ＮＯＲゲート３１の出力が「Ｌ」レベル
に固定され、ＮＡＮＤゲート３３はインバータ３６の出
力に対してインバータとして動作し、ＮＯＲゲート３２
は外部信号／ＥＸＴに対してインバータとして動作す
る。したがって、外部信号／ＥＸＴが「Ｈ」レベルの場
合は、ＮＯＲゲート３２の出力ノードＮ３２が「Ｌ」レ
ベルに放電され、内部信号／ＩＮＴは「Ｈ」レベルとな
る。また、外部信号／ＥＸＴが「Ｌ」レベルになった場
合は、ＮＯＲゲート３２の出力ノードＮ３２が「Ｈ」レ
ベルに充電され、内部信号／ＩＮＴは「Ｌ」レベルとな
る。
作について説明する。出力許可信号ＯＥＭが「Ｌ」レベ
ルであり、出力バッファ１９ａからデータが出力されて
いない期間は、ＮＯＲゲート３１の出力が「Ｌ」レベル
に固定され、ＮＡＮＤゲート３３はインバータ３６の出
力に対してインバータとして動作し、ＮＯＲゲート３２
は外部信号／ＥＸＴに対してインバータとして動作す
る。したがって、外部信号／ＥＸＴが「Ｈ」レベルの場
合は、ＮＯＲゲート３２の出力ノードＮ３２が「Ｌ」レ
ベルに放電され、内部信号／ＩＮＴは「Ｈ」レベルとな
る。また、外部信号／ＥＸＴが「Ｌ」レベルになった場
合は、ＮＯＲゲート３２の出力ノードＮ３２が「Ｈ」レ
ベルに充電され、内部信号／ＩＮＴは「Ｌ」レベルとな
る。
【００３４】また、出力許可信号ＯＥＭが「Ｈ」レベル
であり、出力バッファ１９ａからデータが出力されてい
る期間は、ＮＯＲゲート３２の出力が「Ｌ」レベルに固
定され、ＮＡＮＤゲート３３はインバータ３５の出力に
対してインバータとして動作し、ＮＯＲゲート３１は外
部信号／ＥＸＴに対してインバータとして動作する。し
たがって、外部信号／ＥＸＴが「Ｈ」レベルの場合は、
ＮＯＲゲート３１の出力ノードＮ３１が「Ｌ」レベルに
放電され、内部信号／ＩＮＴが「Ｈ」レベルとなる。ま
た、外部信号／ＥＸＴが「Ｌ」レベルになった場合は、
ＮＯＲゲート３１の出力ノードＮ３１が「Ｈ」レベルに
充電され、内部信号／ＩＮＴは「Ｌ」レベルとなる。
であり、出力バッファ１９ａからデータが出力されてい
る期間は、ＮＯＲゲート３２の出力が「Ｌ」レベルに固
定され、ＮＡＮＤゲート３３はインバータ３５の出力に
対してインバータとして動作し、ＮＯＲゲート３１は外
部信号／ＥＸＴに対してインバータとして動作する。し
たがって、外部信号／ＥＸＴが「Ｈ」レベルの場合は、
ＮＯＲゲート３１の出力ノードＮ３１が「Ｌ」レベルに
放電され、内部信号／ＩＮＴが「Ｈ」レベルとなる。ま
た、外部信号／ＥＸＴが「Ｌ」レベルになった場合は、
ＮＯＲゲート３１の出力ノードＮ３１が「Ｈ」レベルに
充電され、内部信号／ＩＮＴは「Ｌ」レベルとなる。
【００３５】この実施の形態では、データ出力期間はレ
シオが大きなＮＯＲゲート３１を使用し、それ以外の期
間はレシオが小さなＮＯＲゲート３２を使用するので、
各期間において内部信号／ＩＮＴを安定に生成すること
ができ、内部回路１０の誤動作を防止することができ
る。
シオが大きなＮＯＲゲート３１を使用し、それ以外の期
間はレシオが小さなＮＯＲゲート３２を使用するので、
各期間において内部信号／ＩＮＴを安定に生成すること
ができ、内部回路１０の誤動作を防止することができ
る。
【００３６】［実施の形態３］図５は、この発明の実施
の形態３によるＤＲＡＭの入力バッファ４０の構成を示
す回路図である。
の形態３によるＤＲＡＭの入力バッファ４０の構成を示
す回路図である。
【００３７】図５を参照して、この入力バッファ４０
は、ＮＯＲゲート４１〜４３、ＮＡＮＤゲート４４、イ
ンバータ４５〜４７、ＰチャネルＭＯＳトランジスタ４
８，４９およびトランスファゲート５０，５１を含む。
ＮＯＲゲート４１の充電電流と放電電流のレシオは、Ｎ
ＯＲゲート４２のレシオよりも大きく設定されている。
は、ＮＯＲゲート４１〜４３、ＮＡＮＤゲート４４、イ
ンバータ４５〜４７、ＰチャネルＭＯＳトランジスタ４
８，４９およびトランスファゲート５０，５１を含む。
ＮＯＲゲート４１の充電電流と放電電流のレシオは、Ｎ
ＯＲゲート４２のレシオよりも大きく設定されている。
【００３８】ＮＯＲゲート４１，４２の一方入力ノード
はともに外部信号／ＥＸＴを受け、各々の他方入力ノー
ドがともに接地されている。ＮＯＲゲート４１の出力
は、インバータ４５を介してＮＯＲゲート４３およびＮ
ＡＮＤゲート４４の一方入力ノードに入力される。ＮＯ
Ｒゲート４２の出力は、インバータ４６を介してＮＯＲ
ゲート４３およびＮＡＮＤゲート４４の他方入力ノード
に入力される。ＰチャネルＭＯＳトランジスタ４８は、
電源ライン７０とインバータ４５の入力ノードとの間に
接続され、そのゲートがインバータ４５の出力を受け
る。ＰチャネルＭＯＳトランジスタ４９は、電源ライン
７０とインバータ４６の入力ノードとの間に接続され、
そのゲートはインバータ４６の出力を受ける。
はともに外部信号／ＥＸＴを受け、各々の他方入力ノー
ドがともに接地されている。ＮＯＲゲート４１の出力
は、インバータ４５を介してＮＯＲゲート４３およびＮ
ＡＮＤゲート４４の一方入力ノードに入力される。ＮＯ
Ｒゲート４２の出力は、インバータ４６を介してＮＯＲ
ゲート４３およびＮＡＮＤゲート４４の他方入力ノード
に入力される。ＰチャネルＭＯＳトランジスタ４８は、
電源ライン７０とインバータ４５の入力ノードとの間に
接続され、そのゲートがインバータ４５の出力を受け
る。ＰチャネルＭＯＳトランジスタ４９は、電源ライン
７０とインバータ４６の入力ノードとの間に接続され、
そのゲートはインバータ４６の出力を受ける。
【００３９】トランスファゲート５０は、ＮＯＲゲート
４３の出力ノードとインバータ４７の入力ノードとの間
に接続され、そのＰチャネルＭＯＳトランジスタ側のゲ
ート５０ａは信号ＯＥＭを受け、そのＮチャネルＭＯＳ
トランジスタ側のゲート５０ｂは信号ＯＥＭの反転信号
／ＯＥＭを受ける。トランスファゲート５１は、ＮＡＮ
Ｄゲート４４の出力ノードとインバータ４７の入力ノー
ドとの間に接続され、そのＰチャネルＭＯＳトランジス
タ側のゲート５１ａは信号ＯＥＭの反転信号／ＯＥＭを
受け、そのＮチャネルＭＯＳトランジスタ側のゲート５
１ｂは信号ＯＥＭを受ける。インバータ４７の出力は内
部信号／ＩＮＴとなる。
４３の出力ノードとインバータ４７の入力ノードとの間
に接続され、そのＰチャネルＭＯＳトランジスタ側のゲ
ート５０ａは信号ＯＥＭを受け、そのＮチャネルＭＯＳ
トランジスタ側のゲート５０ｂは信号ＯＥＭの反転信号
／ＯＥＭを受ける。トランスファゲート５１は、ＮＡＮ
Ｄゲート４４の出力ノードとインバータ４７の入力ノー
ドとの間に接続され、そのＰチャネルＭＯＳトランジス
タ側のゲート５１ａは信号ＯＥＭの反転信号／ＯＥＭを
受け、そのＮチャネルＭＯＳトランジスタ側のゲート５
１ｂは信号ＯＥＭを受ける。インバータ４７の出力は内
部信号／ＩＮＴとなる。
【００４０】次に、図５に示した入力バッファ４０の動
作について説明する。出力許可信号ＯＥＭが「Ｌ」レベ
ルであり、出力バッファ１９ａからデータが出力されて
いない期間は、トランスファゲート５０が導通し、トラ
ンスファゲート５１が非導通となる。したがって、外部
信号／ＥＸＴが「Ｌ」レベルとなり、ＮＯＲゲート４
１，４２の出力の両方が「Ｈ」レベルになったとき内部
信号／ＩＮＴは「Ｌ」レベルとなる。
作について説明する。出力許可信号ＯＥＭが「Ｌ」レベ
ルであり、出力バッファ１９ａからデータが出力されて
いない期間は、トランスファゲート５０が導通し、トラ
ンスファゲート５１が非導通となる。したがって、外部
信号／ＥＸＴが「Ｌ」レベルとなり、ＮＯＲゲート４
１，４２の出力の両方が「Ｈ」レベルになったとき内部
信号／ＩＮＴは「Ｌ」レベルとなる。
【００４１】また、出力許可信号ＯＥＭが「Ｈ」レベル
であり、出力バッファ１９ａからデータが出力されてい
る期間は、トランスファゲート５１が導通し、トランス
ファゲート５０が非導通となる。したがって、外部信号
／ＥＸＴが「Ｌ」レベルとなり、ＮＯＲゲート４１，４
２の出力のうちの少なくとも一方が「Ｈ」レベルになっ
たとき内部信号／ＩＮＴは「Ｌ」レベルとなる。
であり、出力バッファ１９ａからデータが出力されてい
る期間は、トランスファゲート５１が導通し、トランス
ファゲート５０が非導通となる。したがって、外部信号
／ＥＸＴが「Ｌ」レベルとなり、ＮＯＲゲート４１，４
２の出力のうちの少なくとも一方が「Ｈ」レベルになっ
たとき内部信号／ＩＮＴは「Ｌ」レベルとなる。
【００４２】この実施の形態では、実施の形態２と同じ
効果が得られる他、データ出力期間では迅速に、それ以
外の期間では確実に、内部信号／ＩＮＴを内部回路１０
に与えることができる。
効果が得られる他、データ出力期間では迅速に、それ以
外の期間では確実に、内部信号／ＩＮＴを内部回路１０
に与えることができる。
【００４３】［実施の形態４］図６は、この発明の実施
の形態４によるＤＲＡＭの入力バッファ６０の構成を示
す回路ブロック図である。
の形態４によるＤＲＡＭの入力バッファ６０の構成を示
す回路ブロック図である。
【００４４】図６を参照して、この入力バッファ６０
は、ＮＯＲゲート６１、ＮＡＮＤゲート６２、遅延回路
６３、インバータ６４およびＰチャネルＭＯＳトランジ
スタ６５〜６７を含む。ＮＯＲゲート６１の一方入力ノ
ードは外部信号／ＥＸＴを受け、その他方入力ノードは
接地され、その出力がインバータ６４に入力される。イ
ンバータ６４の出力が内部信号／ＩＮＴとなる。
は、ＮＯＲゲート６１、ＮＡＮＤゲート６２、遅延回路
６３、インバータ６４およびＰチャネルＭＯＳトランジ
スタ６５〜６７を含む。ＮＯＲゲート６１の一方入力ノ
ードは外部信号／ＥＸＴを受け、その他方入力ノードは
接地され、その出力がインバータ６４に入力される。イ
ンバータ６４の出力が内部信号／ＩＮＴとなる。
【００４５】ＰチャネルＭＯＳトランジスタ６５は、電
源ライン７０とインバータ６０の入力ノードＮ６１との
間に接続され、そのゲートがインバータ６４の出力を受
ける。ＰチャネルＭＯＳトランジスタ６７，６６は、電
源ライン７０とインバータ６４の入力ノードＮ６１との
間に直列接続され、ＰチャネルＭＯＳトランジスタ６６
のゲートはインバータ６４の出力を受ける。
源ライン７０とインバータ６０の入力ノードＮ６１との
間に接続され、そのゲートがインバータ６４の出力を受
ける。ＰチャネルＭＯＳトランジスタ６７，６６は、電
源ライン７０とインバータ６４の入力ノードＮ６１との
間に直列接続され、ＰチャネルＭＯＳトランジスタ６６
のゲートはインバータ６４の出力を受ける。
【００４６】信号ＯＥＭは、遅延回路６３を介してＮＡ
ＮＤゲート６２の一方入力ノードに入力されるととも
に、ＮＡＮＤゲート６２の他方入力ノードに直接入力さ
れる。ＮＡＮＤゲート６２の出力φ６２がＰチャネルＭ
ＯＳトランジスタ６７のゲートに入力される。
ＮＤゲート６２の一方入力ノードに入力されるととも
に、ＮＡＮＤゲート６２の他方入力ノードに直接入力さ
れる。ＮＡＮＤゲート６２の出力φ６２がＰチャネルＭ
ＯＳトランジスタ６７のゲートに入力される。
【００４７】遅延回路６３は、直列接続された奇数個の
インバータを含み、５ｎｓの遅延時間を持つ。ＮＡＮＤ
ゲート６２と遅延回路６３はパルス発生回路を構成し、
図７に示すように、信号ＯＥＭが「Ｌ」レベルから
「Ｈ」レベルに立上がったことに応じてパルス幅が５ｎ
ｓの負パルスを出力する。
インバータを含み、５ｎｓの遅延時間を持つ。ＮＡＮＤ
ゲート６２と遅延回路６３はパルス発生回路を構成し、
図７に示すように、信号ＯＥＭが「Ｌ」レベルから
「Ｈ」レベルに立上がったことに応じてパルス幅が５ｎ
ｓの負パルスを出力する。
【００４８】次に、この入力バッファ６０の動作につい
て説明する。出力許可信号ＯＥＭが「Ｌ」レベルであ
り、出力バッファ１９ａからデータが出力されていない
期間は、ＮＡＮＤゲート６２の出力φ６２が「Ｈ」レベ
ルとなり、ＰチャネルＭＯＳトランジスタ６７は非導通
となる。この場合は、入力バッファ６０は図８の従来の
入力バッファ８０と同じ構成となる。
て説明する。出力許可信号ＯＥＭが「Ｌ」レベルであ
り、出力バッファ１９ａからデータが出力されていない
期間は、ＮＡＮＤゲート６２の出力φ６２が「Ｈ」レベ
ルとなり、ＰチャネルＭＯＳトランジスタ６７は非導通
となる。この場合は、入力バッファ６０は図８の従来の
入力バッファ８０と同じ構成となる。
【００４９】次いで、出力許可信号ＯＥＭが「Ｌ」レベ
ルから「Ｈ」レベルに立上がり、出力バッファ１９ａか
らのデータの出力が開始された場合は、ＮＡＮＤゲート
６２から負パルスが出力され、５ｎｓ間はＰチャネルＭ
ＯＳトランジスタ６７が導通する。したがって、この５
ｎｓの期間に外部信号／ＥＸＴが「Ｈ」レベルから
「Ｌ」レベルに立下がった場合は、インバータ６４の入
力ノードＮ６１はＰチャネルＭＯＳトランジスタ６５と
ＰチャネルＭＯＳトランジスタ６６，６７の２つの経路
を介して充電される。５ｎｓの経過後はＰチャネルＭＯ
Ｓトランジスタ６７は非導通となり、インバータ６４の
入力ノードＮ６１の充電はＰチャネルＭＯＳトランジス
タ６５のみで行なわれる。
ルから「Ｈ」レベルに立上がり、出力バッファ１９ａか
らのデータの出力が開始された場合は、ＮＡＮＤゲート
６２から負パルスが出力され、５ｎｓ間はＰチャネルＭ
ＯＳトランジスタ６７が導通する。したがって、この５
ｎｓの期間に外部信号／ＥＸＴが「Ｈ」レベルから
「Ｌ」レベルに立下がった場合は、インバータ６４の入
力ノードＮ６１はＰチャネルＭＯＳトランジスタ６５と
ＰチャネルＭＯＳトランジスタ６６，６７の２つの経路
を介して充電される。５ｎｓの経過後はＰチャネルＭＯ
Ｓトランジスタ６７は非導通となり、インバータ６４の
入力ノードＮ６１の充電はＰチャネルＭＯＳトランジス
タ６５のみで行なわれる。
【００５０】この実施の形態では、データの出力が開始
されてから５ｎｓ間はインバータ６４の入力ノードＮ６
１を充電させるためのトランジスタを通常時の１つ（Ｐ
チャネルＭＯＳトランジスタ６５）から２つ（Ｐチャネ
ルＭＯＳトランジスタ６５と６６）に増やして充電能力
を増大させるので、この期間に電源電位Ｖｃｃが低下し
てもインバータ６４の入力ノードＮ６１を十分に充電す
ることができる。したがって、内部信号／ＩＮＴを安定
に生成することができ、内部回路１０の誤動作を防止す
ることができる。
されてから５ｎｓ間はインバータ６４の入力ノードＮ６
１を充電させるためのトランジスタを通常時の１つ（Ｐ
チャネルＭＯＳトランジスタ６５）から２つ（Ｐチャネ
ルＭＯＳトランジスタ６５と６６）に増やして充電能力
を増大させるので、この期間に電源電位Ｖｃｃが低下し
てもインバータ６４の入力ノードＮ６１を十分に充電す
ることができる。したがって、内部信号／ＩＮＴを安定
に生成することができ、内部回路１０の誤動作を防止す
ることができる。
【００５１】
【発明の効果】以上のように、請求項１に係る発明で
は、充電用の第１および第３のトランジスタと放電用の
第２のトランジスタが設けられ、通常時は第１および第
２のトランジスタのみが使用され、データ出力期間は第
１〜第３のトランジスタが使用される。したがって、た
とえデータ出力期間に電源電位が一時的に低下しても、
出力ノードを十分に充電することができる。よって、内
部信号を安定に生成することができ、内部回路の誤動作
を防止できる。
は、充電用の第１および第３のトランジスタと放電用の
第２のトランジスタが設けられ、通常時は第１および第
２のトランジスタのみが使用され、データ出力期間は第
１〜第３のトランジスタが使用される。したがって、た
とえデータ出力期間に電源電位が一時的に低下しても、
出力ノードを十分に充電することができる。よって、内
部信号を安定に生成することができ、内部回路の誤動作
を防止できる。
【００５２】また、請求項２に係る発明では、データ出
力期間に活性化される出力が反転しやすい第１の反転回
路と、それ以外の期間に活性化される出力が反転しにく
い第２の反転回路とが設けられ、第１および第２の反転
回路のうちの少なくとも一方の出力が反転したことに応
じて内部信号が生成される。したがって、たとえデータ
出力期間に電源電位が一時的に低下しても、第１の反転
回路の出力に基づいて内部信号を安定に生成することが
でき、内部回路の誤動作を防止できる。
力期間に活性化される出力が反転しやすい第１の反転回
路と、それ以外の期間に活性化される出力が反転しにく
い第２の反転回路とが設けられ、第１および第２の反転
回路のうちの少なくとも一方の出力が反転したことに応
じて内部信号が生成される。したがって、たとえデータ
出力期間に電源電位が一時的に低下しても、第１の反転
回路の出力に基づいて内部信号を安定に生成することが
でき、内部回路の誤動作を防止できる。
【００５３】また、請求項３に係る発明では、出力が反
転しやすい第１の反転回路と、出力が反転しにくい第２
の反転回路とが設けられ、データ出力期間は第１および
第２の反転回路の出力のうちの少なくとも一方が反転し
たことに応じて内部信号が生成され、それ以外の期間は
第１および第２の反転回路の出力の両方が反転したこと
に応じて内部信号が生成される。したがって、たとえデ
ータ出力期間に電源電位が一時的に低下しても、第１の
反転回路の出力に基づいて内部信号を安定に生成するこ
とができ、内部回路の誤動作を防止できる。
転しやすい第１の反転回路と、出力が反転しにくい第２
の反転回路とが設けられ、データ出力期間は第１および
第２の反転回路の出力のうちの少なくとも一方が反転し
たことに応じて内部信号が生成され、それ以外の期間は
第１および第２の反転回路の出力の両方が反転したこと
に応じて内部信号が生成される。したがって、たとえデ
ータ出力期間に電源電位が一時的に低下しても、第１の
反転回路の出力に基づいて内部信号を安定に生成するこ
とができ、内部回路の誤動作を防止できる。
【００５４】また、請求項４に係る発明では、ハーフラ
ッチ回路の入力ノードを充電するための第１および第２
のトランジスタと、データの出力が開始されたことにお
いてパルス信号を出力するパルス発生手段とが設けら
れ、パルス発生手段からパルスが出力されている期間は
第１および第２のトランジスタが使用され、それ以外の
期間は第１のトランジスタのみが使用される。したがっ
て、たとえデータ出力が開始されたときに電源電位が一
時的に低下しても、ハーフラッチ回路の入力ノードを十
分に充電できる。よって、内部信号を安定に生成するこ
とができ、内部回路の誤動作を防止できる。
ッチ回路の入力ノードを充電するための第１および第２
のトランジスタと、データの出力が開始されたことにお
いてパルス信号を出力するパルス発生手段とが設けら
れ、パルス発生手段からパルスが出力されている期間は
第１および第２のトランジスタが使用され、それ以外の
期間は第１のトランジスタのみが使用される。したがっ
て、たとえデータ出力が開始されたときに電源電位が一
時的に低下しても、ハーフラッチ回路の入力ノードを十
分に充電できる。よって、内部信号を安定に生成するこ
とができ、内部回路の誤動作を防止できる。
【図１】 この発明の原理を説明するためのブロック図
である。
である。
【図２】 この発明の実施の形態１によるＤＲＡＭの構
成を示すブロック図である。
成を示すブロック図である。
【図３】 図２に示したＤＲＡＭの入力バッファの構成
を示す回路図である。
を示す回路図である。
【図４】 この発明の実施の形態２によるＤＲＡＭの入
力バッファの構成を示す回路図である。
力バッファの構成を示す回路図である。
【図５】 この発明の実施の形態３によるＤＲＡＭの入
力バッファの構成を示す回路図である。
力バッファの構成を示す回路図である。
【図６】 この発明の実施の形態４によるＤＲＡＭの入
力バッファの構成を示す回路ブロック図である。
力バッファの構成を示す回路ブロック図である。
【図７】 図６に示した入力バッファの動作を説明する
ためのタイムチャートである。
ためのタイムチャートである。
【図８】 従来のＤＲＡＭの入力バッファの構成を示す
回路図である。
回路図である。
【図９】 図８に示したＮＯＲゲートの構成を示す回路
図である。
図である。
１〜４ 制御信号入力端子、５ 行アドレス信号入力端
子群、６ 列アドレス信号入力端子群、７ データ入力
端子、８ データ出力端子、１０ 内部回路、１１ 入
力バッファ群、１１ａ，３０，４０，６０，８０ 入力
バッファ、１２制御回路、１２ａ ＯＥＭ発生回路、１
３ メモリセルアレイ、１４ 行アドレスバッファ群、
１５ 行デコーダ、１６ 列アドレスバッファ群、１７
列デコーダ、１８ センスアンプ＋入出力制御回路、
１９ 入出力回路、１９ａ 出力バッファ、２０，３
１，３２，４１〜４３，６１，８１ ＮＯＲゲート、２
１〜２４，３８，３９，４８，４９，６５〜６７，８
３，９１，９２ ＰチャネルＭＯＳトランジスタ、２
５，２６，９３，９４ ＮチャネルＭＯＳトランジス
タ、２７，２８，３４〜３７，４５〜４７，６４，８２
インバータ、３３，４４，６２ ＮＡＮＤゲート、５
０，５１ トランスファゲート、６３ 遅延回路。
子群、６ 列アドレス信号入力端子群、７ データ入力
端子、８ データ出力端子、１０ 内部回路、１１ 入
力バッファ群、１１ａ，３０，４０，６０，８０ 入力
バッファ、１２制御回路、１２ａ ＯＥＭ発生回路、１
３ メモリセルアレイ、１４ 行アドレスバッファ群、
１５ 行デコーダ、１６ 列アドレスバッファ群、１７
列デコーダ、１８ センスアンプ＋入出力制御回路、
１９ 入出力回路、１９ａ 出力バッファ、２０，３
１，３２，４１〜４３，６１，８１ ＮＯＲゲート、２
１〜２４，３８，３９，４８，４９，６５〜６７，８
３，９１，９２ ＰチャネルＭＯＳトランジスタ、２
５，２６，９３，９４ ＮチャネルＭＯＳトランジス
タ、２７，２８，３４〜３７，４５〜４７，６４，８２
インバータ、３３，４４，６２ ＮＡＮＤゲート、５
０，５１ トランスファゲート、６３ 遅延回路。
Claims (4)
- 【請求項１】 ある時刻に第１の論理電位から第２の論
理電位に変化する外部信号に従って内部信号を生成し、
該内部信号を内部回路に与える半導体記憶装置の入力回
路であって、 第１の電源電位のラインと出力ノードの間に接続され、
その入力電極が前記外部信号を受け、前記外部信号が前
記第１の論理電位から前記第２の論理電位に変化したこ
とに応じて導通する第１の導電形式の第１のトランジス
タ、 前記第１の電源電位と異なる第２の電源電位のラインと
前記出力ノードの間に接続され、その入力電極が前記外
部信号を受け、前記外部信号が前記第１の論理電位から
前記第２の論理電位に変化したことに応じて非導通にな
る第２の導電形式の第２のトランジスタ、 その入力電極が前記外部信号を受ける第１の導電形式の
第３のトランジスタ、および前記半導体記憶装置のデー
タ出力期間に前記第３のトランジスタを前記第１の電源
電位のラインと前記出力ノードの間に接続する接続手段
を備える、半導体記憶装置の入力回路。 - 【請求項２】 ある時刻に第１の論理電位から第２の論
理電位に変化する外部信号に従って内部信号を生成し、
該内部信号を内部回路に与える半導体記憶装置の入力回
路であって、 前記半導体記憶装置のデータ出力期間に活性化され、前
記第１の論理電位と前記第２の論理電位の間の第１のし
きい値電位を有し、前記外部信号の反転信号を出力する
第１の反転回路、 前記半導体記憶装置のデータ出力期間以外の期間に活性
化され、前記第１のしきい値電位と前記第２の論理電位
の間の第２のしきい値電位を有し、前記外部信号の反転
信号を出力する第２の反転回路、および前記第１および
第２の反転回路のうちの少なくとも一方から前記第１の
論理電位が出力されたことに応じて前記内部信号を生成
する論理回路を備える、半導体記憶装置の入力回路。 - 【請求項３】 ある時刻に第１の論理電位から第２の論
理電位に変化する外部信号に従って内部信号を生成し、
該内部信号を内部回路に与える半導体記憶装置の入力回
路であって、 前記第１の論理電位と前記第２の論理電位の間の第１の
しきい値電位を有し、前記外部信号の反転信号を出力す
る第１の反転回路、 前記第１のしきい値電位と前記第２の論理電位の間の第
２のしきい値電位を有し、前記外部信号の反転信号を出
力する第２の反転回路、 前記第１および第２の反転回路のうちの少なくとも一方
から前記第１の論理電位が出力されたことに応じて前記
内部信号を生成する第１の論理回路、 前記第１および第２の反転回路の両方から前記第１の論
理電位が出力されたことに応じて前記内部信号を生成す
る第２の論理回路、および前記半導体記憶装置のデータ
出力期間は前記第１の論理回路と前記内部回路を結合
し、それ以外の期間は前記第２の論理回路と前記内部回
路を結合する切換手段を備える、半導体記憶装置の入力
回路。 - 【請求項４】 ある時刻に第１の論理電位から第２の論
理電位に変化する外部信号に従って内部信号を生成し、
該内部信号を内部回路に与える半導体記憶装置の入力回
路であって、 前記外部信号に従って前記内部信号を生成するための直
列接続された第１および第２の反転回路、 所定の電位のラインと前記第２の反転回路の入力ノード
との間に接続され、その入力電極が前記第２の反転回路
の出力ノードに接続され、前記第２の反転回路の出力が
前記第１の論理電位から前記第２の論理電位に変化した
ことに応じて導通し、前記第２の反転回路の出力を前記
第２の論理電位に固定するための第１のトランジスタ、 その入力電極が前記第２の反転回路の出力ノードに接続
される前記第２のトランジスタと同じ導電形式の第２の
トランジスタ、 前記半導体記憶装置からのデータの出力が開始されたこ
とに応じて所定のパルス幅のパルス信号を出力するパル
ス発生手段、および前記パルス発生手段から前記パルス
信号が出力されている期間だけ前記第２のトランジスタ
を前記電源電位のラインと前記第２の反転回路の入力ノ
ードとの間に接続する接続手段を備える、半導体記憶装
置の入力回路。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12992196A JP3859766B2 (ja) | 1996-05-24 | 1996-05-24 | 半導体記憶装置の入力回路 |
| TW085112895A TW311300B (en) | 1996-05-24 | 1996-10-22 | Input circuit for semiconductor device |
| DE69600633T DE69600633T2 (de) | 1996-05-24 | 1996-10-30 | Eingangsschaltung für Halbleiterspeicher |
| EP96117440A EP0809249B1 (en) | 1996-05-24 | 1996-10-30 | Input circuit for semiconductor memory device |
| US08/755,813 US5894229A (en) | 1996-05-24 | 1996-11-26 | Input circuit of semiconductor memory device for generating an internal signal in accordance with an external signal and for applying it to an internal circuitry |
| KR1019960062070A KR100227059B1 (ko) | 1996-05-24 | 1996-12-05 | 반도체 기억 장치의 입력 회로 |
| CN96121880A CN1101081C (zh) | 1996-05-24 | 1996-12-05 | 半导体存储装置的输入电路 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12992196A JP3859766B2 (ja) | 1996-05-24 | 1996-05-24 | 半導体記憶装置の入力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09312096A true JPH09312096A (ja) | 1997-12-02 |
| JP3859766B2 JP3859766B2 (ja) | 2006-12-20 |
Family
ID=15021704
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12992196A Expired - Fee Related JP3859766B2 (ja) | 1996-05-24 | 1996-05-24 | 半導体記憶装置の入力回路 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US5894229A (ja) |
| EP (1) | EP0809249B1 (ja) |
| JP (1) | JP3859766B2 (ja) |
| KR (1) | KR100227059B1 (ja) |
| CN (1) | CN1101081C (ja) |
| DE (1) | DE69600633T2 (ja) |
| TW (1) | TW311300B (ja) |
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|---|---|---|---|---|
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| US6753705B1 (en) * | 2000-07-27 | 2004-06-22 | Sigmatel, Inc. | Edge sensitive detection circuit |
| JP3813538B2 (ja) * | 2001-11-28 | 2006-08-23 | 富士通株式会社 | レベルシフタ |
| JP4145565B2 (ja) * | 2002-05-17 | 2008-09-03 | 株式会社ルネサステクノロジ | 半導体装置 |
| JP4320413B2 (ja) * | 2002-09-11 | 2009-08-26 | 日本電気株式会社 | 半導体集積回路およびレイアウト設計装置 |
| DE10244516B4 (de) * | 2002-09-25 | 2006-11-16 | Infineon Technologies Ag | Integrierte Schaltung mit einer Eingangsschaltung |
| KR102118570B1 (ko) | 2018-03-08 | 2020-06-03 | 경창산업주식회사 | 캠을 이용한 페달 답력 발생장치 |
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| US4891792A (en) * | 1987-09-04 | 1990-01-02 | Hitachi, Ltd. | Static type semiconductor memory with multi-stage sense amplifier |
| JPH01183217A (ja) * | 1988-01-14 | 1989-07-21 | Nec Corp | 入力バッファ回路 |
| DE3855180T2 (de) * | 1988-10-24 | 1996-10-02 | Toshiba Kawasaki Kk | Programmierbarer Halbleiterspeicher |
| JPH02309810A (ja) * | 1989-05-25 | 1990-12-25 | Seiko Epson Corp | 半導体装置 |
| US5019724A (en) * | 1989-12-20 | 1991-05-28 | Sgs-Thomson Microelectronics, Inc. | Noise tolerant input buffer |
| JPH03253114A (ja) * | 1990-03-02 | 1991-11-12 | Nec Corp | 半導体装置 |
| JPH04219012A (ja) * | 1990-12-19 | 1992-08-10 | Toshiba Corp | 半導体集積回路 |
| JP3055223B2 (ja) * | 1991-07-04 | 2000-06-26 | 日本電気株式会社 | バッファ回路 |
| JP3055236B2 (ja) * | 1991-08-27 | 2000-06-26 | 日本電気株式会社 | 入力回路 |
| JP2737475B2 (ja) * | 1991-08-29 | 1998-04-08 | 日本電気株式会社 | 半導体記憶装置 |
| JPH05335898A (ja) * | 1992-05-28 | 1993-12-17 | Mitsubishi Electric Corp | 入力バッファ回路 |
| JPH06303123A (ja) * | 1993-04-19 | 1994-10-28 | Hitachi Ltd | 半導体集積回路 |
| US5467038A (en) * | 1994-02-15 | 1995-11-14 | Hewlett-Packard Company | Quick resolving latch |
| US5459437A (en) * | 1994-05-10 | 1995-10-17 | Integrated Device Technology | Logic gate with controllable hysteresis and high frequency voltage controlled oscillator |
| KR0179786B1 (ko) * | 1995-12-23 | 1999-04-01 | 문정환 | 출력버퍼 |
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1996
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- 1996-10-30 DE DE69600633T patent/DE69600633T2/de not_active Expired - Fee Related
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