KR970060218A

KR970060218A - 단일의 전하 인출 트랜지스터를 갖는 논리 회로 및 이를 사용한 반도체 집적 회로

Info

Publication number: KR970060218A
Application number: KR1019970001137A
Authority: KR
Inventors: 히로유끼 다까하시; 미쯔루 사또
Original assignee: 가네꼬 히사시; 닛본덴기 가부시끼가이샤
Priority date: 1996-01-17
Filing date: 1997-01-16
Publication date: 1997-08-12
Also published as: US20010040469A1; US20020024362A1; US6445215B1; US6232795B1; JP2806335B2; JPH09200036A; KR100232807B1

Abstract

다수의 외부적으로 입력된 이진 신호의 상태 조합에 따라 외부 부하에 전하를 공급하거나 이들로부터 전하를 끌어 냄으로써 선정된 논리 동작을 수행하는 논리회로가 제공된다. 이 논리 회로는 출력 터미널(5)를 통해 외부 부하에 전하를 공급하기 위한 제1 트랜지스터(Q₁), 출력 터미널을 통해 부하로부터 전하를 끌어 내기 위한 제2 트랜지스터(M₁₄)를 포함한다. 제1 및 제2 트랜지스터들 중 하나는 출력터미널(5)에 접속된 드레인을 갖는 MOS 전계 효과 트랜지스터(M₁₄)에 의해 구성된다. MOS 전계 효과 트랜지스터(M₁₄)는 MOS 전계 효과 트랜지스터의 게이트에 입력되는 입력 신호(A)와의 논리 동작을 위해 결합되는 신호(B)에 반대되는 역신호(B)를 수신하는 소오스를 가진다. 직렬 트랜지스터의 개수는 감소되고, 이는 전류용량의 증가와 레이 아웃 면적의 감소로 이어진다. 논리 회로의 인접 회로들은 공통 소오스 확산층을 가져 역신호에 관한 부하 커패시턴스는 현저하게 감소하고, 따라서 고속 동작을 가능하게 한다.

Description

단일의 전하 인출 트랜지스터를 갖는 논리 회로 및 이를 사용한 반도체 집적 회로

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제2a도, 2b도, 및 제2c도는 본 발명에 따른 제1 실시예의 회로도, 진리표, 및 NAND 회로의 레이 아웃 패턴을 각각 도시하는 도면.

Claims

다수의 외부적으로 입력된 2진 신호(A, B, 및 ∇B)의 상태 조합에 따라 외부 부하에 전하를 공급하거나 이들로부터 전하를 끌어 냄으로써 선정된 논리 동작을 수행하는 논리회로에 있어서, 상기 논리 회로는 출력 터미널(5)를 통해 외부 전하에 전하를 공급하기 위한 최소한 제1 트랜지스터(Q₁); 및 출력 터미널(5)을 통해 상기 부하로부터 전하를 끌어 내기 위한 최소한 제2 트랜지스터M₁₄를 포함하며, 상기 제1 및 제2 트랜지스터 중 하나는 출력터미널(5)에 접속된 드레인을 갖는 MOS 전계 효과 트랜지스터(M₁₄)에 의해 구성되며, 상기 MOS 전계 효과 트랜지스터(M₁₄)는 상기 MOS 전계 효과 트랜지스터의 게이트에 입력되는 입력 신호(A)와의 논리 동작을 위해 결합되는 신호B에 반대되는 역신호 ∇B를 수신하는 소오스를 가지는 것을 특징으로 하는 논리회로.
제1항에 있어서, 상기 제1 및 제2 트랜지스터는 상보형 MOS 전계 효과 트랜지스터인 것을 특징으로 하는 논리회로.
제1항에 있어서, 상기 MOS 전계 효과 트랜지스터가 아닌 제1 및 제2 트랜지스터는 쌍극성 트랜지스터 Q₁인 것을 특징으로 하는 논리회로.
제2항에 있어서, 쌍극성 트랜지스터와 MOS 전계 효과 트랜지스터의 직렬 회로에 의해 구성되는 출력단을 통해, 상기 논리 회로의 출력 신호를 출력하는 쌍극성/CMOS 트랜지스터 구조를 더 포함하는 것을 특징으로 하는 논리회로.
제3항에 있어서, 쌍극성 트랜지스터와 MOS 전계 효과 트랜지스터의 직렬 회로에 의해 구성되는 출력단을 통해 상기 논리 회로의 출력 신호를 출력하는 쌍극성 /CMOS 트랜지스터 구조를 더 포함하는 것을 특징으로 하는 논리회로.
제1항에 있어서, 상기 MOS 전계 효과 트랜지스터(M₁₄)의 소오스에 입력되는 역신호(∇B)를 발생하기 위한 역신호 발생 회로를 더 포함하며, 상기 역신호를 발생하기 위한 역신호 발생 회로는 그 논리 진폭이 상기 역신호에 대해 상보형 신호인 동상 신호(B)와 역상 신호(∇B)를 상기 n-채널 MOS 전계 효과 트랜지스터들의 게이트들에 각각 입력함으로써 전원선(3)과 기준 전위점 사이에 접속된 2개의 직렬 n-채널 MOS 전계 효과 트랜지스터(M₁₀₃- 및 M₁₀₄)에서의 강하-임계치(down-threshold)에 따라 감소하는 것을 특징으로 하는 논리회로.
제1항에 있어서, 상기 부하에 전하를 공급하는 상기 제1 트랜지스터와 병렬인 제3 트랜지스터 M₁₁₃을 더 포함하며, 논리 출력 신호에 관해 동상인 신호가 상기 제3 트랜지스터의 제어 전극에 피드백되는 것을 특징으로 하는 논리회로.
드레인을 갖는 출력단 제어 트랜지스터 수단; 및 상기 출력단 제어 트랜지스터 수단의 상기 드레인에 접속된 드레인을 갖는 제1 n-채널 MOS 전계 효과 트랜지스터(M₁₁)을 포함하며, 상기 제1 입력 신호(A)와 상기 제2 입력 신호(B)에 반대되는 역신호(∇B)는 상기 제1 n-채널 MOS 전계 효과 트랜지스터(M₁₁)의 게이트와 소오스에 각각 입력되며, 상기 출력단 제어 트랜지스터 수단과 상기 제1 n-채널 전계 효과 트랜지스터(M₁₁)의 드레인은 출력단에 접속된 상기 공통 노드로서 접속되는 것을 특징으로 하는 논리회로.
제8항에 있어서, 상기 출력단 제어 트랜지스터 수단은 제1 입력 신호(A)와 제2 입력 신호(B)를 각각 수신하는 2개의 병렬 p-채널 MOS 전계 효과 트랜지스터 (M₁₂및 M₁₃)을 포함하는 것을 특징으로 하는 논리회로.
제8항에 있어서, 상기 출력단은 고전위점(Vcc)에 접속된 콜렉터를 갖는 쌍극성 트랜지스터(Q₁); 및 상기 쌍극성 트랜지스터(Q₁)의 에미터에 접속된 드레인을 갖는 제2 n-채널 MOS 전계 효과 트랜지스터(M₁₄)를 포함하며, 상기 제1 n-채널 전계 효과 트랜지스터의 드레인은 상기 쌍극성 트랜지스터(Q₁)의 베이스에 접속되며, 상기 쌍극성 트랜지스터(Q₁)의 드레인과 상기 제2 N-채널 MOS 전계 효과 트랜지스터 (M₁₄)의 드레인의 상기 노드는 출력 터미널(5)에 접속되며, 상기 입력 신호 A와 상기 제2 입력 신호 B에 반대되는 역신호(∇B)는 상기 2 n-채널 MOS 전계 효과 트랜지스터(M₁₄)의 게이트와 소오스에 각각 입력되는 것을 특징으로 하는 논리회로.
제9항에 있어서, 상기 출력된 제어 트랜지스터 수단은 게이트가 고정 전위에 유지되어 항상 “온”으로 유지되는 p-채널 MOS 전계 효과 트랜지스터(Q₄₁)을 포함하는 것을 특징으로 하는 논리회로.
제10항에 있어서, 상기 출력된 제어 트랜지스터 수단은 게이트가 고정 전위에 유지되어 항상 “온”으로 유지되는 p-채널 MOS 전계 효과 트랜지스터(Q₄₁)을 포함하는 것을 특징으로 하는 논리회로.
논리회로에 있어서, 제1 입력 신호(A)에 반대되는 역신호(∇A)와 제2 입력 신호(B)에 반대되는 역신호(∇B)를 각각 수신하는 베이스를 갖는 2개의 쌍극성 트랜지스터(Q₄₁및 Q₄₂); 및 상기 두 쌍극성 트랜지스터(Q₄₁및 Q₄₂)의 에미터들의 공통 노드에 접속된 드레인을 갖는 n-채널 MOS 전계 효과 트랜지스터(M₄₁)을 포함하며, 상기 제1 입력 신호(A)와 상기 제2 입력 신호(B)에 반대되는 상기 역신호(△B)는 상기 n-채널 MOS 전계 효과 트랜지스터(M₄₁)의 게이트와 소오스에 각각 입력되며, 상기 쌍극성 트랜지스터(Q₄₁및 Q₄₂)의 상기 에미터가 상기 n-채널 MOS 전계 효과 트랜지스터(M₄₁)의 드레인은 공통 노드로서 출력 터미널에 접속되는 것을 특징으로 하는 논리회로.
제1 입력 신호(A)와 제2 입력 신호(B)를 각각 수신하는 2개의 병렬 n-채널 MOS 전계 효과 트랜지스터(M₆₂및 M₆₃); 및 상기 n-채널 MOS 전계 효과 트랜지스터(M₆₂및 M₆₃)의 드레인의 공통 노드에 접속되는 드레인을 갖는 제1 n-채널 MOS 전계 효과 트랜지스터(M₆₁); 를 포함하며, 상기 제1 입력 신호(A)와 상기 제2 입력 신호(B)에 반대되는 역신호(∇B)는 상기 제1 p-채널 MOS 전계 효과 트랜지스터(Q₆)의 게이트와 소오스에 각각 입력되며, 상기 n-채널 MOS 전계 효과 트랜지스터(M₆₂및 M₆₃)와 상기 제1 p-채널 MOS 전계 효과 트랜지스터(M₆₁)은 공통 노드로서 출력단에 접속되는 것을 특징으로 하는 논리회로.
제14항에 있어서, 상기 출력단은 고전위점에 접속된 콜렉터를 갖는 쌍극성 트랜지스터(Q₆); 상기 쌍극성 트랜지스터(Q₆)의 에미터에 접속된 드레인과 기준 전위점에 접속된 소오스를 갖는 제3 n-채널 MOS 전계 효과 트랜지스터(M₆₄); 제3 n-채널 MOS 전계 효과 트랜지스터에 병렬로 접속된 제4 n-채널 MOS 전계 효과 트랜지스터(M₆₅);을 포함하며, 상기 제1 p-채널 MOS 전계효과 트랜지스터(M₆₁)의 상기 드레인은 상기 쌍극성 트랜지스터(Q₆)의 베이스에 접속되며, 상기 쌍극성 트랜지스터(Q₆)의 에미터와 상기 제3 및 제4 n-채널 MOS 전계 효과 트랜지스터(M₆₄및 M₆₅)의 드레인의 노드는 출력 터미널(5)에 접속되고, 상기 제1 및 제2 입력신호(A 및 B)는 상기 제3 및 제4 n-채널 MOS 전계 효과 트랜지스터(M₆₄및 M₆₅)의 게이트에 각각 입력되는 것을 특징으로 하는 논리회로.
논리 회로에 있어서, 입력 신호(A)를 수신하는 게이트 및 각각 소오스와 게이트에 입력되는 제2 입력 신호(B)에 반대되는 역신호(∇B)를 각각 수신하는 소오스와 드레인을 갖는 n-채널 MOS 전계 효과 트랜지스터(M₈₁); 및 상기 n-채널 MOS 전계 효과 트랜지스터(M₈₁)의 드레인에 접속되는 드레인을 갖는 출력단 제어 트랜지스터 수단을 포함하며, 상기 n-채널 MOS 전계 효과 트랜지스터(M₈₁)의 드레인과 상기 출력단 제어 트랜지스터 수단의 공통 노드는 출력 신호를 출력하기 위한 CMOS 트랜지스터 구조를 갖는 인버터(M₈₄및 M₈₅)에 결합되는 것을 특징으로 하는 논리회로.
제16항에 있어서, 상기 출력단 제어 트랜지스터 수단은 상기 제1 및 제2 입력 신호(A 및 B)를 각각 수신하는 게이트를 갖는 2개의 병렬 p-채널 MOS 전계 효과 트랜지스터(M₈₂및 M₈₃)을 포함하는 것을 특징으로 하는 논리회로.
제16항에 있어서, 상기 출력단 제어 트랜지스터 수단은 게이트가 고정 전위에 유지되어 항상 “온”되어 있는 제1 p-채널 MOS 전계 효과 트랜지스터(M₉₂)를 포함하는 것을 특징으로 하는 논리회로.
제18항에 있어서, 제1 n-채널 MOS 전계 효과 트랜지스터(M₉₂)와 병렬로 접속되며, 상기 n-채널 MOS 전계 효과 트랜지스터(M₉₁)의 드레인으로부터의 신호와 위상이 같은 신호가 상기 제2 p-채널 MOS 전계 효과 트랜지스터(M₉₃)의 게이트에 피드백되는 구조를 갖는 제2 p-채널 MOS 전계 효과 트랜지스터(M₉₃)을 더 포함하는 것을 특징으로 하는 논리회로.
제17항에 있어서, 상기 n-채널 MOS 전계 효과 트랜지스터의 소오스에 입력되는 역신호(∇B)를 발생하기 위한 역신호 발생 회로를 더 포함하며, 상기 역신호를 발생하기 위한 역신호 발생 회로는 그 논리 진폭이 상기 역신호에 관해 동상(B)과 역상(∇B)인 상보형 신호들을 상기 n-채널 MOS 전계 효과 트랜지스터들의 게이트에 각각 입력함으로써 전원성(3)과 기준 전위점 사이에 접속된 2개의 직렬 n-채널 MOS 전계 효과 트랜지스터(M₁₀₃및 M₁₀₄)내의 강하-임계치에 따라 감소되는 것을 특징으로 하는 논리회로.
제18항에 있어서, 상기 n-채널 MOS 전계 효과 트랜지스터의 소오스에 입력되는 역신호(∇B)를 발생하기 위한 역신호 발생 회로를 더 포함하며, 상기 역신호를 발생하기 위한 역신호 발생 회로는 그 논리 진폭이 상기 역신호에 관해 동상(B)과 역상(∇B)인 상보형 신호들을 상기 n-채널 MOS 전계 효과 트랜지스터들의 게이트에 각각 입력함으로써 전원선(3)과 기준 전위점 사이에 접속된 2개의 직렬 n-채널 MOS 전계 효과 트랜지스터(M₁₀₃및 M₁₀₄)내의 강하-임계치에 따라 감소되는 것을 특징으로 하는 논리회로.
제19항에 있어서, 상기 n-채널 MOS 전계 효과 트랜지스터의 소오스에 입력되는 역신호(∇B)를 발생하기 위한 역신호 발생 회로를 더 포함하며, 상기 역신호를 발생하기 위한 역신호 발생 회로는 그 논리 진폭이 상기 역신호에 관해 동상(B)과 역상(∇B)인 상보형 신호들을 상기 n-채널 MOS 전계 효과 트랜지스터들의 게이트에 각각 입력함으로써 전원선(3)과 기준 전위점 사이에 접속된 2개의 직렬 n-채널 MOS 전계 효과 트랜지스터(M₁₀₃및 M₁₀₄)내의 강하-임계치에 따라 감소되는 것을 특징으로 하는 논리회로.
다수의 외부적으로 입력되는 2진 신호(A, B, 및 ∇B)의 상태 조합에 따라 전하를 외부 부하에 공급하거나, 상기 부하로부터 전하를 끌어냄으로써 선정된 논리 동작을 수행하는 다수의 논리 회로의 배열을 갖는 칩상에 제공된 디코더 회로를 포함하는 반도체 집적 회로에 있어서, 상기 각 논리회로는 출력 터미널(5)를 통해 외부 부하에 전하를 공급하기 위한 최소한 제1 트랜지스터(Q₁); 및 상기 출력 터미널을 통해 상기 부하로부터 전하를 끌어내기 위한 최소한 제2 트랜지스터(M₁₄)를 포함하며, 상기 제1 및 제2 트랜지스터 중 하나는 상기 출력 터미널(5)에 접속된 드레인을 갖는 MOS 전계 효과 트랜지스터(M₁₄)에 의해 구성되고, 상기 MOS 전계 효과 트랜지스터(M₁₄)는 상기 MOS 전계 효과 트랜지스터의 게이트로의 입력 신호(A)와의 논리 동작을 위해 결합되는 신호(B)에 반대되는 역신호(∇B)를 수신하는 소오스를 가지며, 상기 MOS 전계 효과 트랜지스터는 상기 논리 회로들의 인접한 논리 회로들이 소오스 확산층을 공유하도록 배치되는 것을 특징으로 하는 반도체 집적회로.

※참고사항 : 최초출원 내용에 의하여 공개하는 것임.