KR970008836A - 고속에서 저전류 소모로 저진폭 입력 신호의 증폭이 가능한 입력 버퍼 회로를 포함하는 반도체 소자 - Google Patents

Abstract

반도체 소자는 입력 신호의 진폭의 제1중앙 전위를 제2중앙 전위로 시프트시키고, 상기 제2중앙 전위을 가지는 제1 및 제2상보 신호(P1),(P2)를 출력하기 위한 푸시풀 회로(1)와, 제1 및 제2상보 신호를 그 입력 신호로 수신하기 위한 바이폴라형 차동 증폭기(2)로 구성된다.

Description

고속에서 저전류 소모로 저진폭 입력 신호의 증폭이 가능한 입력 버퍼 회로를 포함하는 반도체 소자

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제2도는 본 발명의 제1실시예를 나타내는 회로도, 제5도는 본 발명의 제2실시예에 따른 푸시풀(제1) 회로부의 회로도.

Claims (19)

1. 제1중앙 레벨에 대하여 레벨이 변하는 입력 신호를 수신하고 상기 제1중앙 레벨과 다른 제2중앙 레벨에 대하여 레벨이 변하는 중간을 신호를 출력하는 제1회로와, 상기 중간 신호를 수신하고 상기 중간 신호의 진폭을 확대하여 출력 신호를 생성하는 제2회로를 포함하는 것을 특징으로 하는 반도체 회로.
2. 제1항에 있어서, 상기 제1회로는, 상기 제1중앙 레벨을 나타내는 기준 전압을 또한 수신하며, 제1전원선과 제1노드 사이에 접속되며 전면 게이트에 상기 입력 신호가 공급되는 제1채널형 제1MOS 트랜지스터와, 상기 제1노드와 제2전원선 사이에 접속되며 전면 게이트에 상기 기준 전압이 공급되는 상기 제1채널형 제2MOS트랜지스터와, 상기 제1전원선가 제2노드 사이에 접속되며 전면 게이트에 상기 기준 전압이 공급되는 상기 제1채널형 제3MOS 트랜지스터와, 상기 제2노드와 상기 제2전원선 사이에 접속되며 전면 게이트에 상기 입력 신호가 공급되는 상기 제1채널형 제4MOS 트랜지스터를 포함하고, 상기 중간 신호는 상기 제1 및 제2노드중 하나의 노드로부터 유도되는 것을 특징으로 하는 반도체 회로.
3. 제2항에 있어서, 상기 제1, 제2, 제3 및 제4MOS 트랜지스터 각각은 상기 제1 및 제2전원선중 하나의 전원선에 접속된 후면 게이트를 더 가지는 것을 특징으로 하는 반도체 회로.
4. 제3항에 있어서, 상기 제1 및 제2노드중 다른 노드로부터 부가의 중간 신호가 또한 유도되는 것을 특징으로 하는 반도체 회로.
5. 제2항에 있어서, 상기 제2회로는 차동 형태로 접속된 제1 및 제2바이폴라 트랜지스터로 구성되는 차동증폭기 회로를 포함하고, 상기 제1바이폴라 트랜지스터는 그 베이스에서 상기 중간 신호를 수산하는 것을 특징으로 하는 반도체 회로.
6. 제4항에 있어서, 상기 제2회로는 차동 회로를 형성하기 위해 접속된 제1 및 제2바이폴라 트랜지스터를 포함하고, 상기 제1바이폴라 트랜시스터는 그 베이스에서 상기 중간 신호를 수신하고 상기 제2바이폴라 트랜지스터는 그 베이스에서 상기 부가의 중간 신호를 수신하는 것을 특징으로 하는 반도체 회로.
7. 제1항에 있어서, 상기 제1회로는 또한 상기 제1중앙 레벨을 나타내는 기준 전압을 수신하며, 제1전원선과 제1노드 사이에 접속되는 제1채널형 제1MOS 트랜지스터와, 상기 제1노드와 제2전원선 사이에 접속되는 제2채널형 제2MOS 트랜지스터와, 상기 제1전원선가 제2노드 사이에 접속되는 상기 제1채널형 제3MOS 트랜지스터와, 상기 제2노드와 상기 제2전원선 사이에 접속되는 상기 제2채널형 제4MOS 트랜지스터를 포함하고, 상기 입력 신호는 상기 제1 및 제2MOS 트랜지스터의 게이트에 공통으로 공급되고, 상기 기준 전압은 상기 제3 및 제4MOS 트랜지스터의 게이트에 공통으로 공급되고, 상기 중간 신호는 상기 제1노드로부터 유도되는 것을 특징으로 하는 반도체 회로.
8. 제7항에 있어서, 상기 제1회로는 차동 회로를 위해 접속된 제1 및 제2바이폴라 트랜지스터를 포함하고, 상기 제1바이폴라 트랜지스터는 베이스가 상기 제1노드에 접속되어 있고, 상기 제2바이폴라 트랜지스터는 베이스가 상기 제2노드에 접속되어 있는 것을 특징으로 하는 반도체 회로.
9. 소정 진폭의 제1중앙 전위를 가지는 입력 신호를 수신하기 위한 제1입력 단다, 상기 제1입력 단자에 접속되며 제2중앙 전위가 상기 제1중앙 전위로부터 시프트되는 반전 신호를 출력하는 인버터, 및 상기 제1입력 단자에 접속되며 상기 제1중앙 전위로부터 시프트된 상기 제2중앙 전위를 가지는 신호를 출력하는 버퍼를 포함하는 것을 특징으로 하는 입력 버퍼 회로.
10. 제9항에 있어서, 기준 신호를 수신하는 제2입력 단자를 더 포함하고, 상기 인버터는 제1전원과 제1출력 신호를 출력하는 제1노드 사이에 도전성 경로를 형성하기 위한 제1MOS 트랜지스터와, 상기 제1노드와 제2전원 사이에 도전성 경로를 형성하기 위한 제2MOS트랜지스터를 포함하고, 상기 버퍼는 상기 제1전원과 제2출력 신호를 출력하는 제2노드 사이에 도전성 경로를 형성하기 위한 제3MOS 트랜지스터와, 상기 제2노드와 상기 제2전원 사이에 도전성 경로를 형성하기 위한 제4MOS 트랜지스터를 포함하고, 상기 제1단자는 상기 제1MOS 트랜지스터의 게이트와 상기 제4MOS 트랜지스터의 게이트에 접속되고, 상기 제2단자는 상기 제2MOS 트랜지스터의 게이트와 상기 제3MOS 트랜지스터의 게이트에 접속되어 있는 것을 특징으로 하는 입력 버퍼 회로.
11. 제10항에 있어서, 상기 제1, 제2, 제3, 및 4MOS 트랜지스터 각각은 N형인 것을 특징으로 하는 입력 버퍼 회로.
12. 제10항에 있어서, 상기 제1, 제2, 제3, 및 4MOS 트랜지스터 각각은 P형인 것을 특징으로 하는 입력 버퍼 회로.
13. 제9항에 있어서, 기준 신호를 수신하는 제2입력 단자를 더 포함하고, 상기 인버터는 제1전원과 제1출력 신호를 출력하는 제1노드 사이에 도전성 경로를 형성하기 위한 제1도전형 제1MOS 트랜지스터와, 상기 제1노드와 제2전원 사이에 도전성 경로를 형성하기 위한 제2도전형 제2MOS트랜지스터를 포함하고, 상기 버퍼는 상기 제1전원과 제2출력 신호를 출력하는 제2노드 사이에 도전성 경로를 형성하기 위한 상기 제1도전형 제3MOS 트랜지스터와, 상기 제2노드와 상기 제2전원 사이에 도전성 경로를 형성하기 위한 제4MOS 트랜지스터를 포함하고, 상기 제1단자에는 상기 제1MOS 트랜지스터의 게이트와 상기 제2MOS 트랜지스터의 게이트에 접속되고, 상기 제2단자는 상기 제3MOS 트랜지스터의 게이트와 상기 제4MOS 트랜지스터의 게이트에 접속되어 있는 것을 특징으로 하는 입력 버퍼 회로.
14. 제13항에 있어서, 상기 제1도전형은 P형이고 상기 제2도전형은 N형인 것을 특징으로 하는 입력 버퍼 회로.
15. 제13항에 있어서, 상기 제1도전형은 N형이고 상기 제2도전형은 P형인 것을 특징으로 하는 입력 버퍼 회로.
16. 입력 데이타를 나타내는 한 쌍의 입력 신호를 수신하는 반도체 회로에 있어서, 제1 및 제2전위선 사이에 직렬 접속된 제1및 제2MOS 트랜지스터와, 상기 제1 및 제2전위선 사이에 직렬 접속된 제3 및 제4MOS 트랜지스터와, 제1 내지 제4MOS 트랜지스터중 두 트랜지스터의 게이트에 상기 한 쌍의 입력 신호중 하나의 신호를 공급하기 위한 제1수단과, 상기 제1 내지 제4MOS 트랜지스터중 나머지 두 트랜지스터의 게이트에 상기 한쌍의 입력 신호중 다른 신호를 공급하기 위한 제2수단을 포함하는 것을 특징으로 하는 반도체 회로.
17. 제16항에 있어서, 상기 제1수단은 상기 제1및 제3MOS 트랜지스터의 상기 게이트에 상기 한 쌍의 입력 신호중 상기 하나의 신호를 공급하고, 상기 제2 수단은 상기 제2 및 제4트랜지스터의 상기 게이트에 상기 한쌍의 입력 신호중 상기 다른 신호를 공급하고, 상기 제1 내지 제4트랜지스터 각각은 동일한 채널형으로 되어 있는 것을 특징으로 하는 반도체 회로.
18. 제17항에 있어서, 상기 제1 내지 제4트랜지스터는 각각의 후면 게이트가 상기 제1 및 제2전위선중 하나의 전위선에 공통 접속되어 있는 것을 특징으로 하는 반도체 회로.
19. 제16항에 있어서, 상기 제1수단은 상기 제1및 제2MOS 트랜지스터의 상기 게이트에 상기 한 쌍의 입력 신호중 상기 하나의 신호를 공급하고, 상기 제2수단은 제3및 제4MOS 트랜지스터의 상기 게이트에 상기 한 쌍의 입력 신호중 상기 다른 신호를 공급하고, 상기 제1및 제3MOS 트랜지스터는 제1채널형으로 되어 있고, 상기 제2및 제4MOS 트랜지스터는 제2채널형으로 되어 있는 것을 특징으로 하는 반도체 회로.

    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.