KR890000959A - 출력 인터페이스 회로 - Google Patents

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Abstract

내용 없음

Description

출력 인터페이스 회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명에 의한 출력 인터페이스 회로의 1실시예를 나타낸 도면.
제4도는 그 동작을 설명하기 위한 파형도.
제5도는 본 발명에서 사용하는 제어회로의 동작을 설명하는 도면.

Claims (47)

  1. 상보적인 1쌍의 MOS트랜지스터(20,30)으로 되어 상기 1쌍의 MOS트랜지스터(20,30)의 게이트에서 입력신호를 받아들이는 CMOS회로, 상기 CMOS회로의 출력을 베이스에서 받아 에미터에서 출력신호를 얻는 바이폴라 트랜지스터(50), 상기 1쌍의 MOS트랜지스터(20,30)사이에 마련되어 출력 하강시에 상기 바이폴라 트랜지스터(50)이 OFF로 되는 레벨로 상기 CMOS회로의 출력의 저레벨을 제어하는 제어회로를 갖는 것을 특징으로 하는 출력 인터페이스 회로.
  2. 특허청구의 범위 제1항에 있어서, 상기 제어회로는 상기 1쌍의 MOS트랜지스터(20,30)사이에 소오스와 드레인이 접속되고 게이트에 제어신호가 주어지는 MOS트랜지스터(10)으로 구성되어 있는 것을 특징으로 하는 출력 인터페이스 회로.
  3. 특허청구의 범위 제1항에 있어서, 상기 1쌍의 MOS트랜지스터(20,30)사이에 상기 제어회로와 병렬로 콘덴서(60)을 마련한 것을 특징으로 하는 출력 인터페이스 회로.
  4. 특허청구의 범위 제2항에 있어서, 게이트에서 상기 입력신호를 받고, 드레인은 상기 제어 회로를 구성하는 MOS트랜지스터(10)의 드레인에 접속되고 소오스는 제1의 전원(VDD1)에 접속된 MOS트랜지스터(40)을 갖는 것을 특징으로 하는 출력 인터페이스 회로.
  5. 특허청구의 범위 제1항에 있어서, 상기 바이플라 트랜지스터(50)의 에미터에 접속되어 상기 출력신호의 저레벨을 클램프하는 수단(71,72)를 갖는 rt을 특징으로 하는 출력 인터페이스 회로.
  6. 특허청구의 범위 제1항에 있어서, 상기 바이폴라 트랜지스터(50)의 베이스에 전류를 공급하는 수단(75)를 갖는 것을 특징으로 하는 출력 인터페이스회로.
  7. 특허청구의 범위 제2항에 있어서, 상기 입력신호를 게이트에서 각각 받아들이는 상보적인 1쌍의 MOS트랜지스터(22,32)로 되는 제2의 CMOS회로, 베이스는 상기 제어회로를 구성하는 MOS트랜지스터(12)의 드레인에 접속되고, 클렉터는 상기 바이폴라트랜지스터(52)의 베이스에 접속되고, 에미터는 1쌍의 MOS트랜지스터(42,33)의 접속점(123)에 접속된 제2의 바이폴라트랜지스터(55)를 갖는 것을 특징으로 하는 출력 인터페이스의 회로.
  8. 특허청구의 범위 제7항에 있어서, 상기 바이폴라 트랜지스터(52)의 베이스에 전류를 공급하는 전류공급수단(185)를 갖는 것을 특징으로 하는 출력 인터페이스 회로.
  9. 특허청구의 범위 제1항에 있어서, 사이 제어회로에 제어신호를 공급하는 제어신호 발생회로(600)을 갖는 것을 특징으로 하는 출력 인터페이스 회로.
  10. 특허청구의 범위 제9항에 있어서, 상기 제어신호 발생회로는 상기 CMOS회로가 접속되는 제1, 제2의 전원(VDD1, VSS1)을 분압하는 것에 의해 상기 제어신호를 얻는 것을 특징으로 하는 출력 인터페이스 회로.
  11. 특허청구의 범위 제9항에 있어서, 상기 제어신호 발생회로(600)은 상기 제어회로와 등가인 회로, 상기 등가인 회로에 기준전압을 공급하는 기준전압 발생수단(175), 상기 등가인 회로에 흐르는 전류를 전압으로 변환하는 저항수단(130), 상기 전압을 증폭하는 인버터(140)으로 되어 상기 인버터(140)의 출력을 상기 등가인 회로로 구환함과 동시에 상기 제어신호로써 얻는 것을 특징으로 하는 출력 인터페이스 회로.
  12. 특허청구의 범위 제7항에 있어서, 상기 제어회로와 등가인 회로, 상기 등가인 회로에 기준전압을 공급하는 기준전압발생수단(275), 상기 등가인 회로에 흐르는 전류를 베이스에서 받고 상기 제2의 바이폴라 트랜지스터(55)와 등가인 바이폴라 트랜지스터(255), 상기 이폴라 트랜지스터(255)의 콜렉터 전류를 전압으로 변환하는 저항수단(220), 상기 전압을 증폭하는 인버터(240)으로 되어 이 인버터(240)의 출력을 상기 등가인 회로로 귀환함과 동시에 상기 제어신호로써 얻는 제어신호 발생회로(610)을 갖는 것을 특징으로 하는 출력 인터페이스회로.
  13. CMOS레벨의 신호를 받아들이는 CMOS인버터, 상기 CMOS인버터의 출력을 받아들여 ECL 레벨의 신호를 출력하는 에미터 플로워 트랜지스터(50), 상기 트랜지스터의 베이스에 접속되고 상기 트랜지스터의 베이스 전위가 상기 ECL레벨의 저레벨에 대해 0.5V~0.8V 높은 소정의 전위까지 저하했을 때 상기 트랜지스터의 베이스에 흐르는 전류를 제어하는 회로를 갖는 것을 특징으로 하는 출력 인터페이스 회로.
  14. 특허청구의 범위 제13항에 있어서, 상기 전류를 제어하는 회로는 상기 CMOS인버터를 구성하는 1쌍의 상보적인 MOS트랜지스터(20,30)사이에 마련되어 제어신호를 게이트에서 받아들이는 MOS트랜지스터(10)으로 구성되어 있는 것을 특징으로 하는 출력 인터페이스 회로.
  15. 특허청구의 범위 제14항에 있어서, 상기 1쌍의 MOS트랜지스터(20,30)사이에 상기 제어회로와 병렬로 콘덴서(60)을 마련한 것을 특징으로 하는 출력 인터페이스 회로.
  16. 특허청구의 범위 제14항에 있어서, 게이트에서 상기 입력신호를 받고, 드레인은 상기 제어 회로를 구성하는 MOS트랜지스터(10)의 드레인에 접속되고, 소오스는 제1의 전원(VDD1)에 저속된 MOS트랜지스터(40)을 갖는 것을 특징으로 하는 출력 인터페이스 회로.
  17. 특허청구의 범위 제13항에 있어서, 상기 에미터 플로워 트랜지스터(50)의 에미터에 접속되어 상기 출력신호의 저레벨을 클램프하는 수단(71,72)를 갖는 것을 특징으로 하는 출력 인터페이스 회로.
  18. 특허청구의 범위 제13항에 있어서, 상기 에미터 플로워 트랜지스터(50)의 베이스에 전류를 공급하는 수단(75)를 갖는 것을 특징으로 하는 출력 인터페이스 회로.
  19. 특허청구의 범위 제13항에 있어서, 상기 제어회로에 제어신호를 공급하는 제어신호 발생회로(600)을 갖는 것을 특징으로 하는 출력 인터페이스 회로.
  20. 특허청구의 범위 제19항에 있어서, 상기 제어신호 발생회로(600)은 상기 CMOS인버터가 접속되는 제1, 제2의 전원(VDD1,VSS1)을 분압하는 것에 의해 상기 제어신호를 얻는 것을 특징으로 하는 출력 인터페이스 회로.
  21. 특허청구의 범위 제19항에 있어서, 상기 제어신호 발생회로(600)은 상기 제어히로와 등가인 회로(110), 상기 등가인 회로에 기준전압을 공급하는 기준전압 발생수단(175), 상기 등가인 회로에 흐르는 전류를 전압으로 변환하는 저항수단(130), 상기 전압을 증폭하는 인버터(140)으로 되어 상기 인버터(140)의 출력을 상기등가인 회로로 귀환함과 동시에 상기 제어신호로써 얻는 것을 특징으로 하는 출력 인터페이스 회로.
  22. 특허청구의 범위 제14항에 있어서, 상기 입력신호를 게이트에서 각각 받아들이는 상보적인 MOS트랜지스터(22,32)로 되는 제2의 CMOS 인버터, 베이스는 상기 제어회로를 구성하는 MOS트랜지스터(12)의 드레인에 접속되고, 콜렉터는 상기 바이폴라 트랜지스터(52)의 베이스에 접속되고, 에미터는 1쌍의 MOS트랜지스터(42,33)의 접속점(123)에 접속된 제2의 바이폴라트랜지스터(55)를 갖는 것을 특징으로 하는 출력 인터페이스 회로.
  23. 특허청구의 범위 제22항에 있어서, 상기 바이폴라 트랜지스터(52)의 베이스에서 전류를 공급하는 공급수단(185)을 갖는 것을 특징으로 하는 출력 인터페이스 회로.
  24. 특허청구의 범위 제22항에 있어서, 상기 제어회로와 등가인회로, 상기 등가인 회로에 기준전압을 공급하는 기준전압 발생수단(275), 상기 등가인 회로에 흐르는 전류를 베이스에서 받고, 상기 제2의 바이폴라 트랜지스터(55)와 등가인 바이폴라 트랜지스터(255), 상기 바이폴라 트랜지스터(255)의 콜렉터 전류를 전압으로 변환하는 저항수단(220), 상기 전압을 증폭하는 인버터(240)으로 되어 이 인버터(240)의 출력을 상기 등가인 회로로 귀환함과 동시에 상기 제어신호로써 얻은 제어신호 발생회로(610)을 갖는 것을 특징으로 하는 출력 인터페이스 회로.
  25. 상보적인 1쌍의 MOS트랜지스터(20,30)으로 되어 상기 1쌍의 MOS트랜지스터(20,30)의 게이트에서 입력 신호를 받아들이는 CMOS인버터, 상기 CMOS인버터의 출력을 베이스에서 받아 에미터에서 출력신호를 얻는 바이폴라 트랜지스터(50), 상기 1쌍의 MOS트랜지스터(20,30) 사이에 마련되어 상기 CMOS회로의 출력의 저레벨을 상기 바이폴라 트랜지스터의 출력신호의 저레벨에 대해 0.5V~0.8V 높은 소정의 레벨보다 저하하지 않도록 제어하는 제어회로를 갖는 것을 특징으로 하는 출력 인터페이스 회로.
  26. 특허청구의 범위 제25항에 있어서, 상기 제어회로는 상기 1쌍의 MOS트랜지스터(20,30)사이에 소오스와 드레인이 접속되어 게이트에 제어신호가 주어지는 MOS트랜지스터(10)으로 구성되어 있는 것을 특징으로 하는 출력 인터페이스 회로.
  27. 특허청구의 범위 제26항에 있어서, 상기 1쌍의 MOS트랜지스터(20,30) 사이에 상기 제어신호와 병렬로 콘덴서(60)을 마련한 것을 특징으로 하는 출력 인터페이스 회로.
  28. 특허청구의 범위 제27항에 있어서, 게이트에서 상기 입력신호를 받고, 드레인은 상기 제어 회로를 구성하는 MOS트랜지스터(10)의 드레인에 접속되고, 소오스는 제1의 전원(VDD1)에 접속된 MOS트랜지스터(40)을 갖는 것을 특징으로 하는 출력 인터페이스 회로.
  29. 특허청구의 범위 제28항에 있어서, 상기 바이폴라 트랜지스터(50)의 베이스에 전류를 공급하는 수단(75)을 갖는 것을 특징으로 하는 출력 인터페이스 회로.
  30. 특허청구의 범위 제25항에 있어서, 상기 제어회로에 제어신호를 공급하는 제어신호 발생회로(600)을 갖는 것을 특징으로 하는 출력 인터페이스 회로.
  31. 특허청구의 범위 제30항에 있어서, 상기 제어신호 발생회로(600)은 상기 제어회로와 등가인 회로(110), 상기등가인 회로에 기준전압을 공급하는 기준 전압 발생수단(175), 상기 등가인 회로에 흐르는 전류를 전압으로 변환하는 저항수단(130), 상기 전압을 증폭하는 인버터(140)으로 되어 상기 인버터(140)의 출력을 상기 등가인 회로로 귀환함과 동시에 상기 제어신호로써 얻는 것을 특징으로 하는 출력 인터페이스 회로.
  32. 상보적인 1쌍의 MOS트랜지스터(20,30)으로 되어 상기 1쌍의 MOS트랜지스터(20,30)의 게이트에서 입력신호를 받아들이는 CMOS회로, 상기 CMOS회로의 출력을 베이스에서 받아 에미터에서 출력신호를 얻은 바 이폴라 트랜지스터(50), 1쌍의 MOS트랜지스터(20,30)사이에 마련되어 상기 바이폴라 트랜지스터가 거의 OFF로 되는 소정 레벨까지 상기 바이폴라 트랜지스터의 베이스 전위가 저하했을 때 상기 트랜지스터의 베이스에 흐르는 전류를 제어하는 회로를 갖는 것을 특징으로 하는 출력 인터페이스 회로.
  33. 특허청구의 범위 제32항에 있어서, 상기 제어회로는 상기 1쌍의 MOS트랜지스터(20,30)사이에 소오스와 드레인이 접속되고 게이트에 제어신호가 주어지는 MOS트랜지스터(10)으로 구성되어 있는 것을 특징으로 하는 출력 인터페이스 회로.
  34. 특허청구의 범위 제33항에 있어서, 상기 제어회로에 제어신호를 공급하는 제어신호 발생회로(600)을 갖는 것을 특징으로 하는 출력 인터페이스 회로.
  35. 특허청구의 범위 제34항에 있어서, 상기 제어신호 발생회로(600)은 상기 제어회로와 등가인 회로(110), 상기 등가인 회로에 기준전압을 공급하는 기준전압 발생수단(175), 상기 등가인 회로에 흐르는 전류를 전압으로 변환하는 저항수단(130), 상기 전압을 증폭하는 인버터(140)으로 되어 상기 인버터(140)의 출력을 상기 등가인 회로로 귀환함과 동시에 상기 제어신호로써 얻는 것을 특징으로 하는 출력 인터페이스 회로.
  36. 특허청구의 범위 제35항에 있어서, 상기 1쌍의 MOS트랜지스터(20,30)사이에 상기 제어 회로와 병렬로 콘덴서(60)을 마련한 것을 특징으로 하는 출력 인터페이스 회로.
  37. 특허청구의 범위 제36항에 있어서, 게이트에서 상기 입력신호를 받고, 드레인은 상기 제어회로를 구성하는 MOS트랜지스터(10)의 드레인에 접속되고 소오스는 제1의 전원(VDD1)에 접속된 MOS트랜지스터(40)을 갖는 것을 특징으로 하는 출력 인터페이스 회로.
  38. 특허청구의 범위 제37항에 있어서, 상기 바이폴라트랜지스터(50)의 베이스에 전류를 공급하는 수단(75)를 갖는 것을 특징으로 하는 출력 인터페이스 회로.
  39. 소오스가 제1의 전원(VDD1)에 접속된 제1의 P찬넬형 MOS트랜지스터(20), 소오스가 제2의 전원(VSS1)에 접속된 제1의 N찬넬형 MOS트랜지스터(30), 에미터가 출력단자에 집속되고 콜레터가 제3의 전원(VDD2)에 접속된 제1의 NPN형 바이폴라 트랜지스터(50)을 가지며, 상기 제1의 P찬넬형 MOS트랜지스터(20)과 제1의 N찬넬형 MOS트랜지스터(30)의 게이트가 공통으로 입력단자에 접속되던가 또는 입력단자의 신호에 따라서 발생되는 동일극성, 동일진폭의 신호가 각각의 게이트에 입력되고, 출력상승시 상기 제1의 NPN형 바이폴라 트랜지스터(50)의 베이스 전류가 상기 제1의 P 찬넬형 MOS트랜지스(20)의 드레인을 거쳐서 공급되고,출력 하강시 상기 제1의 NPN형 바이폴라 트랜지스터(50)의 베이스 전하를 방전시키기 위한 전류가 상기 제1의N찬넬형 MOS트랜지스터(30)의 드레인을 거쳐서 흐르는 출력 인터페이스 회로에 있어서, 출력 하강시 상기 제1의 NPN형 바이폴라트랜지스터(50)의 베이스와 상기 제1의 N찬넬형 MOS트랜지스터(30)의 드레인 사이에 흐르는 전류를 상기 제1의 NPN형 바이폴라 트랜지스터(50)의 베이스 전위가 출력단자의 저레벨에서 0.5V~0.8V높은 소정의 전위까지 저했을 때 제어하는 회로를 갖는 것을 특징으로 하는 출력 인터페이스 회로.
  40. 특허청구의 범위 제39항에 있어서, 상기 전류를 제어하는 회로는 소오스가 상기 제1의 NPN형 바이폴라 트랜지스터(50)의 베이스에 접속되고, 드레인이 상기 제1의 N찬넬형 MOS트랜지스터(30)의 드레인에 접속되고, 게이트에 상기 소정의 전위를 규정하기 위한 제어전압이 주어지는 제2의 P찬넬형 MOS트랜지스터(10)으로 구성되는 것을 특징으로 하는 출력 인터페이스 회로.
  41. 특허청구의 범위 제40항에 있어서, 상기 제1의 N찬넬형 MOS트랜지스터(30)의 드레인과 상기 제2의 P찬넬형 MOS트랜지스터(10)의 드레인의 접속점(102)와 상기 제1의 NPN형 바이폴라트랜지스터(50)의 베이스 사이에 콘덴서(60)을 마련한 것을 특징으로 하는 출력 인터페이스 회로.
  42. 특허청구의 범위 제41항에 있어서, 상기 제1의 N찬넬형 MOS트랜지스터(30)의 드레인에 드레인이 접속되고, 소오스가 상기 제1의 전원(VDD2)에 접속되고, 게이트가 상기 제1의 P찬넬형 MOS트랜지스터(20)의 게이트와 공통으로 접속된 제3의 P찬넬형 MOS트랜지스터(40)을 갖는 것을 특징으로 하는 출력 인터페이스 회로.
  43. 특허청구의 범위 제42항에 있어서, 상기 제2의 P찬넬형 MOS트랜지스터(10)과 동일 형상의 제4의 P찬넬형 MOS트랜지스터(110)의 소오스와 상기 제1의 전원(VDD1)사이에 기준전압 발생수단(175)를 마련하고, 상기 제4의 P찬넬형 MOS트랜지스터(110)에 흐르는 전류를 전압으로 변환하기 위한 저항수단(130), 상기 전압을 증폭하기 위해 짝수단 종속 접속된 인버터, 상기 인버터의 출력을 상기 제4의 P찬넬형 MOS트랜지스터(110)의 게이트로 귀환하는 수단을 포함하며, 상기 인버터의 출력을 상기제어 전압으로 하는 것을 특징으로 하는 출력 인터페이스 회로.
  44. 특허청구의 범위 제39항에 있어서, 상기 제1의 NPN형 바이폴라 트랜지스터(50)의 베이스와 상기 제1의 전원사이에 전류공급수단(5)를 갖는 것을 특징으로 하는 출력 인터페이스 회로.
  45. 특허청구의 범위 제43항에 있어서, 상기 전류공급수단(75)는 저항, 다이오드, 게이트에 일정전압이 주어진 MOS트랜지스터, 드레인과 게이트가 접속된 MOS트랜지스터 또는 이것에 직렬, 병렬 접속으로 구성되는 것을 특징으로 하는 출력 인터페이스 회로.
  46. 특허청구의 범위 제43항에 있어서, 상기 기준전압 발생수단(175)는 저항수단, 다이오드 또는 이것에 직렬, 병렬 접속 구성을 사용해서 여기에 흐르는 전류에 의한 전압 강하를 사용하는 것을 특징으로 하는 출력 인터페이스 회로.
  47. 특허청구의 범위 제43항에 있어서, 상기 저항수단은 반도체의 확산 저항층, 폴리실리콘 층을 사용한 저항 또는 MOS트랜지스터의 드레인, 소오스 사이의 저항을 사용해서 구성되는 것을 특징으로 하는 출력 인터페이스 회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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