KR100246164B1 - 고속에서 저전류 소모로 저진폭 입력 신호의 증폭이 가능한 입력버퍼 회로를 포함하는 반도체 소자 - Google Patents

Abstract

반도체 소자는 입력 신호의 진폭의 제1 센터 전위를 제2 센터 전위로 시프트시키고, 상기 제2 센터 전위를 갖는 제1 및 제2 상보 신호 P1, (P2)를 출력하기 위한 푸시풀 회로(1)와, 제1 및 제2 상보 신호를 그 입력 신호로 수신하기 위한 바이폴라형 차동 증폭기(2)로 구성된다.

Description

고속에서 저전류 소모로 저진폭 입력 신호의 증폭이 가능한 입력버퍼 회로를 포함하는 반도체 소자

제1도는 종래의 입력 버퍼 회로의 일례를 나타내는 회로도.

제2도는 본 발명의 실시예 1를 나타내는 회로도.

제3도는 제2도에 나타낸 회로의 동작을 나타내는 신호 파형도.

제4도는 제2도에 나타낸 회로의 다른 동작을 나타내는 신호 파형도.

제5도는 본 발명의 실시예 2에 따른 푸시풀(제1) 회로부의 회로도.

제6도는 제5도에 나타낸 실시예의 동작 및 효과를 설명하기 위해 다양한 회로부에 나타나는 신호의 제1 전이 응답 특성도.

제7도는 제5도에 나타낸 실시예의 동작 및 효과를 설명하기 위해 여러 회로부에 나타나는 신호의 제2 전이 응답 특성도.

제8도는 본 발명의 실시예 3에 따른 푸시풀 회로부의 회로도.

제9도는 본 발명의 실시예 4를 나타내는 회로도.

제10도는 본 발명의 실시예 5를 나타내는 회로도.

제11도는 본 발명의 실시예 6을 나타내는 회로도.

제12도는 본 발명의 실시예 7를 나타내는 회로도.

* 도면의 주요부분에 대한 부호의 설명

1 : 푸시풀 회로 2 : 차동 증폭기

3 : 레벨 변환 회로 100 : 반도체 회로

[발명의 목적]

[발명의 속하는 기술 분야 및 종래 기술]

본 발명은 반도체 회로에 관한 것으로, 특히 작은 진폭을 갖는 입력 신호를 수신하는 트랜지스터 회로를 포함하는 반도체 회로에 관한 것이다.

반도체 기술의 급속 발전에 따라, 반도체 집적 회로(IC)가 매우 높은주파수에서 동작 가능하게 된다. 따라서, IC들 간 또는 IC 세트들이나 설비들 간의 신호 전송이 100MHz에 가까운 고주파수 범위와 같은 고속으로 실행되는 것이 요구된다. 이를 위해서, 신호 전송이 TL(트랜지스터 트랜지스터 로직) 레벨을 이용하는 대신에, 하나의 IC(또는 세트)에서 다른 IC(또는 세트)로의 매우 작은 진폭으로 실행되는 새로운 신호 전송 방법이 제안되고 있다. 이러한 새로운 신호 전송 방법은 예를 들어, “NIKKEI ELECTRONICS”1993, 9, 27 (No. 591), pp. 269-290에 개시되어 있다. 새로운 방법중 하나는“GTL”(Gunning Transceiver Logic) 전송으로 불린다.

이 신호 전송시에는, 전송되어야 할 신호가 약 0.2V 내지 0.5V의 진폭으로 전송 라인을 통해 전송된다. 또한, 신호의 기준 전압 Vref를 0.7 내지 1.2V로 설계한다.

한편, 수신된 신호에 대해 용이하며, 잡음 없는 처리를 실행하기 위해 IC 자체가 전송된 신호의 진폭을 확대해야만 한다. 이를 위해서, GTL 레벨로 전송되는 신호를 수신하여 이것을 비교적 큰 진폭을 갖는 신호로 변환시키는 데에 입력 버퍼 회로가 필요하다.

종래의 기술에서는, 제1도에서 나타낸 MOS형 차동 증폭기가 입력 버퍼로 이용되었다. 이 증폭기(200)는 제1도에 도시된 바와 같이 접속되어 있는 2개의 P채널 MOS 트랜지스터 M21 및 M23, 2개의 N채널 MOS 트랜지스터 M22 및 M24 및 하나의 전류원 I21을 포함한다. 특히, 상기 작은 진폭을 갖는 입력 신호 IN이 트랜지스터 M21의 게이트에 공급되고, 입력 신호 IN의 센터 레벨을 나타내는 기준 전압 Vref가 트랜지스터 M23의 게이트에 공급된다. 따라서 MOS 차동 증폭기(200)는 GTL 레벨을 갖는 입력 신호를 TTL 레벨보다 더 큰 레벨의 신호로 변환시킬 수 있다.

그러나, MOS 트랜지스터는 일반적으로 비교적 저전류 용량을 가진다. 이런 이유로, 증폭기(200)가 입력 신호 IN을 필요한 진폭을 갖는 신호로 변환시키는 데에 비교적 긴 시간이 걸리게 된다. 즉, 상당한 시간 지연이 증폭기(200)에 발생하게 된다. MOS 트랜지스터 M21 내지 M24 각각이 대형 크기로 구성되어 큰 전류 용량을 가지게 되면, 입력 신호 IN을 큰 진폭의 신호로 변환하는 시간이 짧아지게 된다. 그러나, 이 경우, 전력 소모가 현저하게 증가되어, 증폭기(200)에 의해 점유되는 반도체 칩 위의 면적이 또한 증가된다.

따라서, 바이폴라 트랜지스터가 MOS 트랜지스터와 동일한 크기의 MOS 트랜지스터보다 더 큰 전류 용량을 가지고 있기 때문에, 바이폴라형 차동 증폭기를 입력 버퍼로 이용하는 것이 고려되고 있다. 더구나, NPN형 바이폴라 트랜지스터는 PNP형 트랜지스터보다 더 빠른 속도로 동작하기 때문에 바람직하다.

그러나, 상술된 바와 같이, 입력 신호 IN이 약 0.7 내지 1.2V인 센터 레벨(즉, 기준 레벨 Vref를 가지고 있기 때문에, 이 신호를 수신하는 NPN 바이폴라 트랜지스터가 동작하지 않거나, 포화 상태에서 동작한다.

[발명이 이루고자 하는 기술적 과제]

따라서, 본 발명의 목적은, 작은 진폭의 입력 신호로서 수신하기 위한 입력버퍼를 갖는 반도체 회로를 제공하는 것이다.

본 발명의 또 다른 목적은, 입력 신호를 수신하여, 레벨 변환된 신호를 전력 소모가 적으면서 고속으로 생성하는 트랜지스터 회로를 제공하는 것이다.

본 발명에 따른 반도체 회로는, 제1 센터 레벨에 관련하여 레벨이 변화하는 입력 신호를 수신하여 상기 제1 센터 레벨과는 다른 제2 센터 레벨에 관련하여 레벨이 변화하는 중간 신호를 출력하는 제1 회로와, 상기 중간 신호를 수신하고 상기 중간 신호의 진폭을 확대하여 출력 신호를 생성하는 제2 회로를 포함한다.

상기 회로 구성에서, 제1 회로의 주 역할은 제2 회로가 중간 신호를 응답하여 동작할 수 있도록 입력 신호의 센터 레벨을 레벨 차단(level-shut)하는 것이다. 따라서, 제1 회로는 동작 속도가 느리지도 않고 전력 소모가 크지 않게 MOS 트랜지스터로 구성될 수 있다. 그래서 입력 신호의 진폭을 확대하는 역할이 제2 회로에 의해 충족되고, 따라서 제2 회로를 바이폴라 트랜지스터로 구성되는 것이 바람직하다.

결과적으로, 이렇게 구성된 반도체 회로는, 작은 진폭의 입력 신호를 수신하여 필요한 진폭을 갖는 출력 신호를 전력 소모가 적으면서 고속으로 생성할 수 있다.

[발명의 구성 및 작용]

본 발명의 상기 목적, 특성 및 이점은 첨부한 도면에 관련하여 다음의 상세한 설명으로부터 명백하게 될 것이다.

도면을 참조하면, 본 발명의 실시예 1에 따른 반도체 회로(100)는 GTL 인터페이스에 대해 입력 버퍼로서 구성되는 것으로, 푸시풀 또는 제1 회로(1), 차동 증폭기 또는 제2 회로(2), 및 레벨 변환 회로(3)로 이루어진다. 푸시풀 회로(1)은 4개의 P채널 MOS 트랜지스터 M1 내지 M4로 구성된다. 트랜지스터 M1은 프론트 게이트(front gate)가 입력 신호 IN을 수신하도록 결합되고 소스가 전원 전위선 Vcc에 접속되어 있다. 트랜지스터 M2는 프론트 게이트가 기준 전압 Vref를 수신하도록 결합되고, 소스가 트랜지스터 M1의 드레인에 접속되어 있고, 드레인은 접지되어 있다. 상술된 바와 같이, 입력 IN은 약 0.2 내지 0.5V의 진폭을 가지며, 기준 전압 Vref는 입력 신호 IN의 센터 레벨을 나타내며, 이 레벨은 약 0.7 내지 1.2V이다.

트랜지스터 M3은 프론트 게이트가 기준 전압 Vref를 수신하도록 결합되어 있고 소스가 전원 전원선 Vcc에 접속되어 있다. 트랜지스터 M4는 프론트 게이트가 입력 신호 IN을 수신하도록 접속되어 있고, 소스가 트랜지스터 M3의 드레인에 접속되어 있고, 드레인이 접지되어 있다. 이들 트랜지스터 M1 내지 M4 각각의 백 게이트(back gate)는 전원선 Vcc에 접속되어 있다.

다음에, 푸시풀 회로(1)는, 트랜지스터 M1의 소스와 트랜지스터 M2의 드레인 간의 접합점으로부터, 그리고 트랜지스터 M3의 소스와 트랜지스터 M4의 드레인 간의 다른 접합점으로부터, 소정의 레벨을 갖는 제1 구동 신호 P1과 소정의 레벨을 갖는 제2 구동 신호 P2를 출력한다. 또한, 백 게이트 효과 때문에, 트랜지스터 M2 및 M4 각각은 원래의 임계 레벨보다 더 높게 증가되는 유효 임계 레벨을 갖는 것에 주의해야 한다. 따라서, 제1 및 제2 구동 신호 P1 및 (P2)의 센터 전위는 기준 전압 Vref의 전위보다 더 높게 된다.

더욱 상세하게, 트랜지스터 M3 및 M4로 이루어지는 제1 회로 구성에서, 트랜지스터 M3는 그 소스에서 전위 Vcc를, 그 게이트에서 기준 전압 Vref를 수신하기 때문에, 전류원으로 동작하게 된다. 한편, 트랜지스터 M4는 그 게이트에서 입력 신호 IN을 수신하고 그 소스에서 트랜지스터 M3에 접속되어 있다. 따라서, 트랜지스터 M3 및 M4는 소스 폴로워 회로를 구성하고, 이로 인해 제3도 및 제4도에서 나타낸 바와 같이, 입력 신호와 동상인 신호 P2를 생성한다. 그러나, 트랜지스터 M4는 상술한 바와 같이 백 바이어스 효과를 받고, 신호 P2는 제3도 및 제4도에서 나타낸 바와 같이, 약 1.5V인 트랜지스터 M4의 유효 임계 레벨에 의해 레벨 시프트된다.

즉, 신호 P2는 약 2.2 내지 2.7V의 센터 레벨에 관련하여 레벨 변경되며, 입력 신호 IN과 동상으로 변화된다.

트랜지스터 M1 및 M2로 이루어진 회로 구성에 관하여 보면, 신호 P1이 게이트에서 기준 전압 Vre를 수신하는 트랜지스터 M2의 소스로부터 유도되지만, 트랜지스터 M2의 소스는 입력 신호 IN에 응답하여 가변 임피던스 소자로 작용하는 트랜지스터 M1에 접속되어 있다. 또한, 트랜지스터 M1이 공통 소스(또는 소스 접지) 증폭기로서 동작하기 때문에, 그 임피던스는 입력 신호 IN의 로우 레벨에 응답하여 작아지게 되고, 입력 신호 IN의 하이 레벨에 응답하여 커지게 된다. 결과적으로, 제3도 및 제4도에서 나타낸 신호 P1은 트랜지스터 M1 및 M2의 회로로부터 유도되고, 이 신호는 트랜지스터 M3의 유효 임계 레벨 정도만큼 레벨 시프트되는 센터 레벨을 가지며, 입력 신호 IN의 레벨 변화에 거의 반대 위상으로 레벨 변환된다.

따라서, 트랜지스터 회로(1)는 입력 신호 IN과 입력 신호 IN의 센터 레벨을 나타내는 기준 전압 Vref에 응답하여 중간 신호 P1 및 P2의 세트를 생성하고, 이 2개의 신호는 서로 반대 방향으로 레벨 변화되며 트랜지스터 M2 및 M4의 유효 임계 레벨에 의해 기준 전압 Vref로부터 전위 Vcc를 향해 레벨 시프트되는 각각의 센터 레벨을 가진다. 결과적으로, NPN 바이폴라 트랜지스터를 포함하여 이루어지는 차동증폭기(2)는 중간 신호 P1 및 P2에 의해 동작할 수 있다. 또한, 제3도 및 제4도로부터 명백해지는 바와 같이, 신호 P1 및 P2 각각의 진폭은 입력 신호 IN의 진폭과 거의 동일하다. 다시 말해, 회로(1)는 실질적으로 입력 신호 IN의 센터 레벨만을 레벨 시프트하기 위한 레벨 시프트 회로로서 동작한다. 따라서, MOS 트랜지스터 M1 내지 M4 각각의 전류 능력 또는 전류 구동 능력을 증가시킬 필요가 없다.

따라서, 트랜지스터 M1 내지 M4 각각은 규모가 작고 전력 소모가 적으면서 고속으로 회로(1)의 역할을 달성할 수 있다.

다음에, 차동 증폭기 회로(2)는 다음과 같이 구성된다. 즉, 바이폴라 트랜지스터 Q21의 에미터는 다른 바이폴라 트랜지스터 Q22의 에미터와 공통 접속되어 있고, 바이폴라 트랜지스터 Q21의 베이스는 제1 구동 신호 P1을 수신하고, 또한 바이폴라 트랜지스터 Q22의 베이스는 제2 구동 신호 P2를 수신한다. 정전류원 I21은 바이폴라 트랜지스터 Q21과 Q22의 에미터 간의 접합점과 접지점 사이에 접속되어 있다. 부하 저항 R21 및 R22는 이들 바이폴라 트랜지스터 Q21, Q22의 콜렉터와, 전원 전위 Vcc의 수신 단자 사이에 접속되어 있다. 이 차동 증폭기(2)의 제1 및 제2 구동 신호 P1과 P2를 차동 증폭하여, 제1 및 제2 차동 증폭 신호 E1 및 E2가 각각 구동 트랜지스터 Q21과 Q22의 콜렉터로부터 출력되게 한다. 제1 및 제2 차동 증폭 신호 E1와 E2는 이들 사이에 상보 레벨 관계를 갖고 있다.

레벨 변환 회로(3)는 다음과 같이 구성된다. 바이폴라 트랜지스터 Q31은 제1 차동 증폭 신호 E1을 수신하는 베이스와, 전원 전위 Vcc를 수신하는 콜렉터를 갖고 있다. pMOS형 트랜지스터 M31의 소스는 이 바이폴라 트랜지스터 Q31의 에미터에 접속되며, 그 게이트는 접지되어 있다. nMOS형 트랜지스터 M32는 제2 차동 증폭 신호 E2를 수신하는 게이트와, pMOS형 트랜지스터 M31의 드레인에 접속된 드레인을 가지고 있다. 다이오드 D31은 트랜지스터 M32의 소스와 접지 전위간에 접속되어 정방향 전압을 생성한다. 다음에, 이 레벨 변환 회로(3)은 제1 및 제2 차동 증폭 신호 E1 및 E2를 변환하여 생성된 소정의 레벨을 갖는 신호 OUT를 트랜지스터 M31과 M32의 드레인 간의 접합점으로부터 출력한다.

차동 증폭기 회로(2)가 MOS 트랜지스터가 아니라, 바이폴라 트랜지스터에 의해 구성된 것을 이해해야 한다. 일반적으로, 바이폴라 트랜지스터의 동작 속도는 MOS 트랜지스터의 속도보다 더 빠르다. 더구나, 본 차동 증폭기 회로 구성에 따르면, 종래의 차동 증폭기 회로의 구성과 비교하여, 상보 회로가 트랜지스터 Q21 및 Q22의 베이스에 입력되기 때문에, 큰 출력 신호를 달성할 수 있다.

그러나, 이러한 차동 증폭기 회로(2)를 이용하여 위해서는, 상보 구동 신호 P1 및 P2가 입력 신호를 이용하여 생성되어야만 한다. 이를 위해서, 푸시풀 회로(1)가 필요하다. 이 푸시풀 회로(1)에서는, 이 회로(1)의 목적이 입력 신호를 증폭하기 위한 것이 아니라 입력 신호의 전위 레벨을 하이 레벨로 시프트하기 위한 것이기 때문에, 각 MOS 트랜지스터 M1~M4가 큰 구동 능력을 가지고 있을 필요가 없다. 따라서, 매우 적은 전류만이 차동 증폭기 회로(2) 내에 내장된 바이폴라 트랜지스터 Q21 및 Q22의 베이스에 공급된다.

따라서, 이 작은 진폭 입력 신호의 센터 전위가 푸시풀 회로(1)에 의해 고속으로 하이 레벨로 시프트될 수 있다. 또한 푸시풀 회로(1)의 MOS 트랜지스터 각각은 저구동 능력을 가질 수 있기 때문에, 푸시풀 회로(1)에서 소모되는 전류가 낮아지게 된다. 그러나, 차동 증폭기 회로(2)는 충분히 큰 출력과 고속 특성을 유지할 수 있다.

다시 말해, 본 발명의 실시예 1에 따르면, 고속 특성과 저전류 소모를 갖는 입력 버퍼 회로가 달성될 수 있다.

충분히 큰 출력 신호가 차동 증폭기(2)에 의해 달성될 수 없는 조건 하에서 레벨 변환 회로(3)가 부가적으로 설치되어 있어도, 이런 기능을 갖는 레벨 변환 회로는 여기에 제한되지 않고, 다양한 형태의 레벨 변환 회로가 이용될 수 있음에 주의해야 한다(후에 설명됨).

다음에, 이 제1 입력 버퍼 회로에 대한 동작과 동작 조건에 대해서 설명된다.

종래의 입력 버퍼 회로와 유사하게, 약 07V 내지 1.2V의 비교적 저전압이 GTL 표준(규정)에 따라서 기준 전압 Vref로 인가되고, 입력 신호 IN의 진폭 레벨은 이 실시예 1에서 기준 전압 Vref에 대하여 약 ±0.2V 내지 0.5V로 선택된다.

기준 전압 Vref가 0.7V로 선택되고 입력 신호 IN의 진폭이 ±0.2V로 설정되는 경우에 대하여 이하 설명된다.

푸시풀 회로(1)로부터 출력된 제1 구동 신호P1의 레벨이 트랜지스터 M1 및 M2의 도전율의 비에 의해 결정되는 한편, 푸시풀 회로(1)로부터 출력된 제2 구동 신호 P2의 레벨은 트랜지스터 M3 및 M4의 도전율의 비에 의해 결정된다. 입력 신호 IN의 레벨이 기준 전압 Vref의 레벨보다 더 높게 되면, 트랜지스터 M1의 능력(즉, 온 저항)이 감소되고, 이 제1 구동 신호 P1의 위상은 입력 신호 IN의 것과 반대가 된다. 또한, 트랜지스터 M4의 능력이 유사하게 저하하기 때문에, 제2 구동 신호 P2의 레벨이 하이 레벨로 변하고, 이 제2 구동 신호 P2의 위상이 입력 신호 IN의 위상과 동일(즉, 동상 상태)하게 된다.

이들 제1 및 제2 구동신호 P1 및 P2의 전압은 후단에 설치된 차동 증폭기 회로(2)의 바이폴라 트랜지스터 Q21 및 Q22가 포화되지 않는 전압 영역 내에서 하이로 설정되며, 또한 이들 트랜지스터 Q21과 Q22를 구동하기 위한 적당한 값(예를 들어, 큰 동작 마진 등)으로 설정된다. 전원 전압 Vcc가 3.3V로 선택된다고 가정하면, 제1 및 제2 구동 신호 P1 및 P2는 백 게이트 효과 때문에 2.5V로 근사화된다.

즉, 입력 신호의 센터 전위가 시프트된다. 또한, 차동 증폭기 회로가 바이폴라 트랜지스터 Q21 및 Q22를 이용함에 따라 높은 증폭을 가지고 있기 때문에, 제1 및 제2구동 신호 P1 및 P2의 진폭은 약 0.2V가 되도록 선택될 수 있다.

차동 증폭기 회로(2)는 트랜지스터 Q21 및 Q22의 도전율 상태에 응답하여 정전류원 I21로부터 공급된 전류를 분류하여, 부하 저항 R21 및 R22에서 발생된 전압 강하로 인해 제1 및 제2 차동 증폭 신호 E1 및 E2를 출력한다. 결과적으로, 제1 및 제2 차동 증폭 신호 E1 및 E2의 진폭은 정전류원 I21의 전류치, 부하 저항 R21 및 R22의 저항치 등에 의해 조절될 수 있다. 이 실시예에서, 이들 차동 증폭 신호 E1 및 E2의 진폭은 후단에 설치된 레벨 변환 회로(3)의 동작 마진을 고려하여, 약 1V 내지 1.5V로 선택된다.

차동 증폭 신호 E1 및 E2를 수신하는 레벨 변환 회로(3)에서는 이들 차동 증폭 신호 E1 및 E2의 레벨을 변환시키기 위해, 상보식으로 트랜지스터 Q31의 온 능력은 제1 차동 증폭 신호 E1에 응답하여 제어되고, 트랜지스터 M32의 온 능력은 제2 차동 증폭 신호 E2에 응답하여 제어되게 함으로써, 큰 진폭을 갖는 출력 신호 OUT를 유도한다.

이어서, 이 실시예 1에 따른 입력 버퍼 회로의 전이 응답 특성을 제3도 및 제4도를 참조하여 이하 설명한다. 즉, 제3도는 입력 신호 IN이 기준 전압 Vref에 대해 로우 레벨에서 하이 레벨로 변화될 때의 동작 파형을 그래프로 나타내고 있고, 제4도는 입력 신호 IN의 레벨이 하이 레벨에서 로우 레벨로 변화될 때의 동작 파형을 그래프로 나타내고 있다.

제2 구동 신호 P2는 입력 신호 IN과 동일하게 변화되는 한편, 제1 구동 신호 P1은 진폭이 비교적 작으며 예리하게 변화하지 않는 식으로 변화된다. 이것은 pMOS형 트랜지스터 M4의 게이트-드레인 용량이 제2 구동 신호 P2에 대해 동상 동작하는 출력 전압의 드라이버로 가능할 수 있기 때문이다. 푸시풀 회로(1)에서는, 풀업 트랜지스터 M11과 풀다운 트랜지스터 M4가 입력 신호 IN의 레벨에 바로 응답할 수 있으며, 온 능력을 변화시켜 입력 신호를 제1 및 제2 구동 신호 P1 및 P2로서 직접 출력하게 할 수 있다. 푸시풀 회로(1)는 작은 진폭 하에서 동작되기 때문에, 그 동작 속도는 약 0.1ns와 같은 매우 빠르게 될 수 있다.

또한, 차동 증폭기 회로(2)가 고속 동작에 적당한 일반 목적의 ECL(에미터 결합 로직)회로와 등가이기 때문에, 이 차동 증폭기 회로(2)는 약 0.3ns의 고속에서 차동 증폭 신호를 출력할 수 있다.

유사하게, 충분히 큰 진폭을 갖는 제1 및 제2 차동 증폭 신호 E1 및 E2가 레벨 변환 회로(3)에 공급하고, 또한 트랜지스터 M31과 M32의 온 능력이 이들 상보형 차동 증폭 신호 E1과 E2에 의해 제어되기 때문에, 이 레벨 변환 회로(3)는 약 0.3ns의 고속에서 출력 신호 OUT를 생성할 수 있다.

제3도 및 제4도에서는, 이 레벨 변환 회로(3)의 진단에 설치된 구동기 회로로부터 출력 신호를 포함하는 동작 파형을 나타내고 있다. 이 전단의 구동기 회로의 동작 시간을 포함하는 전체 동작 시간은 약 1.1 ns에 이른다. 이들 동작 파형은 입력 신호 IN의 레벨 변화에 대해 실질적으로 의존 관계를 갖지 않는다.

제5도는 본 발명의 실시예 2에 따른 입력 버퍼 회로의 일부를 구성하는 푸시풀 회로를 나타내는 회로 구성도이다. 이 실시예 3에서, 푸시풀 회로는 nMOS형 트랜지스터로 구성된다. 그러나 기준 전압 Vref가 GTL 표준으로 약 0.7V로 선택되기 때문에, 이 기준 전압 Vref는 이 푸시풀 회로에서 직접 사용될 수 없다. 따라서, 이 푸시풀 회로는 더 높은 전압이 기준 전압 Vref로 이용될 수 있을 때 동작 가능하다.

이 경우, 바이폴라 트랜지스터 Q21 및 Q22는 포화될 수 있기 때문에, 입력 신호 IN의 고전위는 바람직하지 않다. 그래서, 푸시풀 회로(1b)는 센터 전위의 레벨을 저하시키도록 입력 신호 IN의 센터 전위를 시프트 한다.

본 실시예 2에 따른 입력 버퍼 회로의 전이 응답 특성은 실시예 1과 동일하게도 제6도 및 제7도와 관련하여 이하 설명된다.

제8도는 본 발명의 실시예 3에 따른 입력 버퍼 회로의 일부를 구성하는 푸시풀 회로를 나타내는 회로도이다. 실시예 1에 따른 제2도의 차동 증폭기 회로가 전단에서 제8도의 푸시풀 회로에 접속되어 있음에 또한 주위해야 한다.

실시예 3의 푸시풀 회로(1c)에서는, pMOS형 트랜지스터가 푸시풀 기능으로 이용되고, nMOS형 트랜지스터가 풀다운 기능으로 이용되고, 동일한 신호가 이들 트랜지스터의 게이트에 공급된다. 즉, 이 푸시풀 회로(1c)는 CMOS형 인버터와 동일한 회로 구성을 가진다. 입력 신호 IN을 수신하는 트랜지스터와 기준 전압 Vref를 수신하는 트랜지스터는 제1 및 제2 구동 신호 P1 및 P2를 출력하기 위한 쌍을 이루는 회로를 구성한다.

실시예 2에 따라 상기 설명된 푸시풀 회로(1b)와 마찬가지로, 본 실시예에서도 전단에 설치된 차동 증폭기 회로(2)의 동작 마진을 유지하게 한다.

제9도는 본 발명의 실시예 4에 따른 입력 버퍼 회로를 나타내는 회로도이다.

이 실시예 4에서, 레벨 변환 회로(3)는 상보형 출력 신호 OUT1 및 OUT2를 생성할 수 있다. 실시예 4의 레벨 변환 회로(3a)는 베이스가 제2 차동 증폭 신호 F2를 수신하고, 콜렉터가 전원 전위 Vcc를 수신하는 바이폴라형 트랜지스터 Q32; 게이트가 접지 전위를 수신하고, 소스가 바이폴라 트랜지스터Q32의 에미터에 접속되어 있는 pMOS 트랜지스터 M33; 및 실시예 1에 따른 레벨 변환 회로(3)에 부가하여 게이트가 제1 차동 증폭 신호 E1을 수신하고, 드레인이 pMOS형 트랜지스터 M33의 드레인에 접속되고, 소스가 nMOS 트랜지스터 M32의 소스에 접속되어 있는 nMOS형 트랜지스터 M34를 이용하여 구성된다.

일반적으로 말하여, 메로리 소자에서, 어드레스 신호는 버퍼 회로에 의해 수신되고, 이 어드레스 신호는 디코더 회로에 공급되고, 이 어드레스 신호의 각 구성 비트는 상보형으로 되어 있다. 이 상보형 어드레스 신호를 생성하기 위하여, 인버터 등이 이용된다. 결과적으로, 어드레스 신호는 이러한 인버터를 이용하는 것으로 인해 지연되기 때문에, 메모리 소자의 고속 동작을 성취할 수 없다. 따라서, 본 발명의 실시예 4에 따른 회로가 이 회로에 적용되면, 인버터 등은 더 이상 필요하지 않다. 따라서, 저항 회로는 고속으로 동작될 수 있고, 이에 의해 전체 반도체 집적 회로의 동작 속도가 증가될 수 있다.

제10도는 본 발명의 실시예 5에 따른 입력 버퍼 회로를 나타내는 회로도이다.

실시예 5에 따르면, 차동 증폭기 회로(2a)는 제1 및 제2 차동 증폭 신호 E1 및 E2를 홀딩하여 이들 신호를 소정의 타이밍에서 출력하기 위한 신호 홀딩 수단이 설치된 회로로 구성된다.

실시예 5의 차동 증폭기 회로(2a)는 차동 증폭부와 래치부로 구성된다. 이 차동 증폭부는 바이폴라형 트랜지스터 Q21 및 Q22, 부하 저항 R21 및 R22, 및 nMOS형 트랜지스터 M21로 이루어진 정전류원으로 구성된다. 래치부에는 베이스가 차동 증폭부로부터의 제2 차동 증폭 신호 E2를 수신하고, 콜렉터가 제1 차동 증폭 신호 E1을 수신하는 바이폴라형 트랜지스터 Q23이 설치된다. 이 래치부에는 또한 베이스가 제1 차동 증폭기 신호 E1을 수신하고, 콜렉터가 제2 차동 증폭 신호 E2를 수신하고, 에미터가 트랜지스터 Q23의 에미터에 접속되어 있는 다른 바이폴라형 트랜지스터 Q24가 설치되어 있다. 이 래치부에는 또한 게이트가 클럭 신호 CK를 수신하고, 드레인이 2개의 트랜지스터 Q23 및 Q24의 에미터에 접속되고, 소스가 접지 전위를 수신하는 nMOS형 트랜지스터 M22로 이루어진다. 인버터 IV21은 클럭 신호의 레벨을 변환시켜, 차동 증폭부가 소정의 타이밍에서 비활성 상태가 되게 한다.

클럭 신호 CK 가 로우 레벨 하에 있을 때, 트랜지스터 M21은 턴 온되고, 트랜지스터 M22는 턴오프되어, 래치부가 비활성 상태가 되게 하고 차동 증폭부가 활성 상태가 되게 한다. 이 때에, 이 회로 구성은 제2도에서 나타낸 차동 증폭기 회로(2)와 근본적으로 유사하여, 제1 및 제2차동 증폭 신호 E1 및 E2가 레벨 변환 회로(3)에 직접 전달된다.

반대로, 클럭 신호 CK가 하이 레벨 하에 있으면, 트랜지스터 M21은 턴 오프되어 차동 증폭부가 비활성 상태가 되게 하고, 또한 트랜지스터 M22는 턴 온되어 래치부가 활성 상태가 되게 한다. 따라서, 베이스가 제1 및 제2 차동 증폭 신호 E1 및 E2 중 하나의 하이 레벨 신호를 수신하는 트랜지스터 Q23 또는 Q24가 턴 온 되기 때문에, 이 트랜지스터는 제1 및 제2 차동 증폭 신호 E1 및 E2의 로우 레벨 신호로부터 전류를 인출하여, 그 전위차를 유지하고, 이 전위차를 출력하여, 즉 래치 상태가 되게 한다.

실시예 5에 따르면, 여기에 래치 기능이 부가될 때에, 제1 및 제2 차동 증폭 신호 E1 및 E2 에 대한 신호 전송선에 래치부만이 부가되어 있다. 이 래치부로 인해 신호 전송 경로의 전체 회로단이 증가되지 않기 때문에, 동작 속도의 지연은 실질적으로 없다. 다시 말해, 본 발명이 래치 호로(신호 홀딩부)를 필요로 하는 반도체 집적 회로에 적용되는 경우에는 실시예 5의 래치부는 더 이상 종래의 종속 접속 래치 회로로 만들어지지 않기 때문에, 전체 동작 속도가 증가될 수 있다.

제11도는 본 발명의 실시예 6에 따른 입력 버퍼 회로를 나타내는 회로도이다.

실시예 6에는 실시예 5에 부가하여 래치 기능이 레벨 변환 회로(3b)에 부가되고, 이 레벨 변환 회로(3b)가 래치 기능을 갖는 차동 증폭기 회로(2a)와 함께 레지스터 회로를 구성한다.

이 실시예 6에 따른 레벨 변환 회로(3b)는 제1도에 나타낸 레벨 변환 회로(3)의 것과 대응하여, 트랜지스터 Q31, M31, M32 및 다이오드 D31로 구성된다. 이 레벨 변환 회로(3b)는 또한 게이트가 트랜지스터 Q31의 에미터에 접속되고, 소스가 전원 전위 Vcc를 수신하는 pMOS 형 트랜지스터 M36과; 게이트가 트랜지스터 M31 및 M32의 드레인에 접속되어 있고, 드레인이 트랜지스터 M36의 드레인에 접속되어 있는 nMOS 형 트랜지스터 M37을 포함한다. 이 레벨 변환 회로(3b)는 또한 바이폴라형 트랜지스터 Q33 또 다른 nMOS형 트랜지스터 M35, 인버터 IV31, 또 다른 인버터 IV32, 및 또 다른 nMOS형 트랜지스터 M38로 구성된다. 바이폴라 트랜지스터 Q33에서, 게이트는 클릭 신호 CK의 레벨 반전 신호를 수신하고, 콜렉터가 전원 전위 Vcc를 수신하고, 에미터가 트랜지스터 Q31의 에미터에 접속되어 있다. nMOS형 트랜지스터 M35에서는, 게이트가 클럭 신호 CK의 레벨 반전 신호를 수신하고, 소스와 드레인 각각은 트랜지스터 M32의 소스와 드레인 각각에 접속되어 있다. 이 인버터 VI31의 입력 단자는 트랜지스터 M36 및 M37의 드레인에 접속되어 있고, 인버터 IV32의 입력 단자는 인버터 VI32의 출력 단자에 접속되어 있다. nMOS 트랜지스터 M38에서는, 게이트가 클럭 신호 CK 의 레벨 반전된 신호를 수신하고, 소스와 드레인 각각은 인버터 IV32의 출력 단자와 트랜지스터 M36 및 M37의 드레인에 접속되어 있다. 출력 신호 OUT는 트랜지스터 M36 및 M37의 드레인 사이의 접합점으로부터 출력되고, 클럭 신호 CK의 레벨 반전 신호는 트랜지스터 M31의 게이트에 전달된다.

상술된 회로 구성을 이용하면, 클럭 신호 CK가 하이 레벨 상태에 있는 경우의 비래칭 상태 동안에, 실시예 6의 회로 구성은 제2도의 회로 구성에 트랜지스터 M36 및 M37을 단순 부가하여 구성된 회로가 될 수 있다. 다음에, 트랜지스터 M36 및 M37은 상보형으로 턴 온/오프되기 때문에, 출력 신호는 접지 전위 레벨로 부터 전원 전위 Vcc로 완전히 변환될 수 있다.

클럭 신호 CK가 로우 레벨 상태에 있는 래칭 상태 동안에, 트랜지스터 M31 은 턴 오프, 트랜지스터 M35는 턴 온되어 있기 때문에, 트랜지스터 Q37이 턴 오프, 트랜지스터 M33이 턴 오프되어 트랜지스터 M36이 턴 오프되게 한다. 다음에, 출력 신호 OUT의 신호선은 이전단 회로로부터 절단되고, 또한 트랜지스터 M38이 턴 온되어 인버터 IV31, IV32 및 트랜지스터 M38에 의해 폐쇄 루프가 형성되며, 출력 신호 OUT 가 고정되어 출력된다.

이 래치 회로는 클럭 신호 CK의 레벨 반전 신호에 응답하여 제어된다. 한편, 차동 증폭기 회로(2a)의 래치부는 클럭 신호 CK 자체에 의해 직접 제어되기 때문에, 차동 증폭기 회로(2a)가 마스터 래치로 기능하고, 레벨 반전 회로(3b)가 슬레이브 래치로 기능하는, 레지스터 기능이 실현될 수 있다.

제12도는 본 발명의 실시예 7에 따른 입력 버퍼 회로를 나타내는 회로도이다.

이 실시예 7에서, 차동 증폭기 회로(2b)에 내장된 구동 트랜지스터는 nMOS형 트랜지스터 M24 및 M26이고, 또한 레벨 반전 회로(3c)가 인버터 IV34, IV35, 래칭 기능을 갖는 전송 게이트 TG31, TG32로 구성된다.

실시예 7에 따른 차동 증폭기 회로(2b)는 소스가 서로 공통 접속되고, 게이트가 제1 및 제2 구동 신호 P1 및 P2 를 수신하는 nMOS형 구동 트랜지스터 M24, M25; 이들 구동 트랜지스터 M24, M25의 소스와 접지 전위점 사이에 접속된 정전류원 I22; 소스가 전원 전위 Vcc를 수신하고, 드레인이 nMOS형 트랜지스터 M24의 드레인에 접속되어 잇는 pM0S형 트랜지스터 M23으로 구성된다. 이 차동 증폭기 회로(2b)의 전류 미러형 부하 회로는, 소스가 전원 전위 Vcc를 수신하고, 게이트 및 드레인이 트랜지스터 M23의 게이트와 트랜지스터 M26의 드레인에 접속되어 있는 nMOS형 트랜지스터 M26과, pMOS형 트랜지스터형 M25로 형성된다.

레벨 반전 회로(3c)는 제1 전송 게이트 TG31, 제1 인버터 IV34, 제2 인버터 IV35, 및 제2 전송 게이트 TG32로 구성된다. 제1 전송 게이트 TG31은 그 입력단자에서 차동 증폭기 회로(2b)로부터의 출력 신호, 즉 제1 차동 증폭 신호 E1을 입력 단자에서 수신하여, 클럭 신호가 로우 레벨일 때 도전 상태가 되게 하고, 다음에 이 제1 차동 증폭 신호 E1을 그 출력 단자로 전송한다. CMOS형 제1 인버터 IV34는 소정의 임계 전압과, 제1 전송 게이트 TG31의 출력 단자에 나타나는 신호를 수신하기 위한 입력 단자를 가진다. 제2 인버터 IV35는 제1 인버터 IV34로부터의 출력 신호의 레벨을 반전시킨다. 제2 전송 게이트 TG32는 그 입력 단자에서 제1 인버터 IV35로부터 유도된 레벨 반전 신호를 수신하여, 클럭 신호가 하이 레벨 상태에 있을 때 도전 상태가 되게 하고, 입력 단자에 나타나는 신호를 그 출력 단자에 접속된 제1 인버터 IV34의 입력 단자에 전송한다.

실시예 7에서, 차동 증폭기 회로(2b)의 구동 트랜지스터 M24 및 M26은 높은 트랜지스터 능력을 갖는 nMOS형 트랜지스터로 이루어지고, 또한 푸시풀 회로(1d)는 이들 nMOS형 트랜지스터 M24 및 M26가 푸시풀 회로(1d)에 의해 구동될 수 있고, 그 출력 신호로서의 신호 P1 및 P2가 이들 트랜지스터 M24 및 M26을 구동시키도록, 구동 신호 P1 및 P2를 비교적 고전압으로 시프트할 수 있는 회로로 구성된다.

레벨 시프트 회로(3c)는 클럭 신호 CK가 로우 레벨일 때 제1 전송 게이트 TG31 및 제1 인버터 IV34를 거쳐 출력 신호 “OUT”를 출력한다. 이 때에, 제1차동 증폭 신호 E1을 제1 인버터 IV34에 의해 접지 전위 레벨을 전원 전위로 완전히 변환된다. 클럭 신호 CK가 하이 레벨 상태일 때, 이 레벨 시프트 회로(3c)는 차동 증폭기 회로(2b)로부터 차단되고, 또한 래치 회로는 제1 및 제2 인버터 IV34, IV35 및 제2 전송 게이트 TG32에 의해 형성된다. 이 래치 회로는 클럭 신호 CK가 하이 레벨이 되기 바로 전의 상태(신호)를 홀딩하여 이를 출력한다.

실시예 7에 따르면, 이전 실시예에서 이용되고 있는 바이폴라형 트랜지스터 가 이용되지 않기 때문에, 이전 실시예의 동작 속도와 비교하여, 실시예 7의 동작 속도가 약간 지연되게 된다. 그러나, 이 실시예 7가 MOS 트랜지스터만으로 구성되어 있기 때문에, 제조 비용 및 트랜지스터 칩 영역이 감소될 수 있다는 장점이 있다.

본 발명이 다양한 바람직한 실시예에 관련하여 상세히 설명되고 있지만, 이들 실시예는 설명을 위해서만 제공되어 있을 뿐이지 본 발명을 제한하기 위한 것이 아님은 본 기술에 숙련된 당업자에게 잘 이해될 것이다. 대신에, 등가의 기술의 변형 및 대체가 이 명세서의 이해로 당업자에게는 명백하게 될 수 있어, 수정 및 대체가 다음 청구 범위의 영역 및 사상 내에서 벗어나지 않고 행해질 수 있다.

Claims (19)

1. 제1센터 레벨에 관련하여 레벨이 변화하는 입력 신호를 수신하여 상기 제1 센터 레벨과는 다른 제1 센터 레벨에 관련하여 레벨이 변화하는 중간 신호를 출력하는 제1 회로와, 상기 중간 신호를 수신하고 상기 중간 신호의 진폭을 확대하여 출력 신호를 생성하는 제2 회로를 포함하는 것을 특징으로 하는 반도체 회로.
2. 제1항에 있어서, 상기 제1 회로는, 상기 제1센터 레벨을 나타내는 기준 전압을 또한 수신하며, 제1 전원선과 제1 노드 사이에 접속되며 프론트 게이트(front gate)에 상기 입력 신호가 공급되는 제1 채널형의 제1MOS 트랜지스터와, 상기 제1 노드와 제2 전원선 사이에 접속되며 프론트 게이트에 상기 기준 전압이 공급되는 상기 제1 채널형의 제2 MOS 트랜지스터와, 상기 제1 전원선과 제2 노드 사이에 접속되며 프론트 게이트에 상기 기준 전압이 공급되는 상기 제1 채널형의 제3 MOS 트랜지스터와, 상기 제2노드와 상기 제2 전원선 사이에 접속되며 프론트 게이트에 상기 입력 신호가 공급되는 상기 제1 채널형의 제4 MOS 트랜지스터를 포함하고, 상기 중간 신호는 상기 제1 및 제2 노드 중 하나의 노드로부터 유도되는 것을 특징으로하는 반도체 회로.
3. 제2항에 있어서, 상기 제1, 제2, 제3 및 제4 MOS 트랜지스터 각각은, 상기 제1 및 제2 전원선 중 하나의 전원선에 접속된 백 게이트 (black gate)를 더 포함하는 것을 특징으로 하는 반도체 회로.
4. 제3항에 있어서, 상기 제1 및 제2 노드 중 다른 노드로부터 추가 중간 신호가 또한 유도되는 것을 특징으로 하는 반도체 회로.
5. 제2항에 있어서 , 상기 제2 회로는 차동 형태로 접속된 제1 및 제2 바이폴라 트랜지스터로 구성되는 차동 증폭기 회로를 포함하고, 상기 제1 바이폴라 트랜지스터는 베이스에서 상기 중간 신호를 수신하는 것을 특징으로 하는 반도체 회로.
6. 제4항에 있어서, 상기 제2 회로는 차동 회로를 형성하도록 접속된 제1 및 제2 바이폴라 트랜지스터를 포함하고, 상기 제1 바이폴라 트랜지스터는 베이스에서 상기 중간 신호를 수신하고, 상기 제2 바이폴라 트랜지스터는 베이스에서 상기 추가 중간 신호를 수신하는 것을 특징으로 하는 반도체 회로.
7. 제1항에 있어서, 상기 제1 회로는 상기 제1 센터 레벨을 나타내는 기준 전압을 또한 수신하며, 제1 전위선과 제1 노드 사이에 접속되는 제1 채널형의 제1 MOS 트랜지스터와, 상기 제1 노드와 제2 전위선 사이에 접속되는 제2 채널형의 제2 MOS 트랜지스터와, 상기 제1 전위선과 제2 노드 사이에 접속되는 상기 제1 채널형의 제3 MOS 트랜지스터와, 상기 제2 노드와 상기 제2 전위선 사이에 접속되는 상기 제2 채널형의 제4 MOS 트랜지스터를 포함하고, 상기 입력 신호는 상기 제1 및 제2 MOS 트랜지스터의 게이트들에 공통으로 공급되고, 상기 기준 전압은 상기 제3 및 제4 MOS 트랜지스터의 게이트들에 공통으로 공급되고, 상기 중간 신호는 상기 제1노드로부터 유도되는 것을 특징으로 하는 반도체 회로.
8. 제7항에 있어서, 상기 제2 회로는 차동 회로를 형성하도록 접속된 제1 및 제2 바이폴라 트랜지스터를 포함하고, 상기 제1 바이폴라 트랜지스터는 베이스가 상기 제1 노드에 접속되어 있고, 상기 제2 바이폴라 트랜지스터는 베이스가 상기 제2 노드에 접속되어 있는 것을 특징으로 하는 반도체 회로.
9. 소정 진폭의 제1 센터 전위를 갖는 입력 신호를 수신하기 위한 제1입력 단자, 상기 제1 입력 단자에 접속되며 상기 제1 센터 전위로부터 시프트된 제2 센터 전위를 갖는 반전 신호를 출력하는 인버터 및 상기 제1 입력 단자에 접속되며 상기 제1 센터 전위로부터 시프트된 상기 제2 센터 전위를 갖는 신호를 출력하는 버퍼를 포함하는 것을 특징으로 하는 입력 버퍼 회로.
10. 제9항에 있어서, 기준 신호를 수신하는 제2 입력 단자를 더 포함하며, 상기 인버터는 제1 전원과 제1 출력 신호를 출력하는 제1 노드 사이에 도전로를 형성하는 제1 MOS 트랜지스터와, 상기 제1 노드와 제2 전원 사이에 도전로를 형성하는 제2 MOS 트랜지스터를 포함하고, 상기 버퍼는 상기 제1 전원과 제2 출력 신호를 출력하는 제2 노드 사이에 도전로를 형성하는 제3 MOS 트랜지스터와, 상기 제2 노드와 상기 제2 전원 사이에 도전로를 형성하는 제4 MOS 트랜지스터를 포함하며, 상기 제1 단자는 제1 MOS 트랜지스터에 게이트와 상기 제4 MOS 트랜지스터의 게이트에 접속되고, 상기 제2 단자는 상기 제2 MOS 트랜지스터의 게이트와, 상기 제3 MOS 트랜지스터의 게이트에 접속되어 있는 것을 특징으로 하는 입력 버퍼 회로.
11. 제10항에 있어서, 상기 제1, 제2, 제3 및 제4 MOS 트랜지스터 각각은 N형인 것을 특징으로 하는 입력 버퍼 회로.
12. 제10항에 있어서, 상기 제1, 제2, 제3 및 제4 MOS 트랜지스터 각각은 P형인 것을 특징으로 하는 입력 버퍼 회로.
13. 제9항에 있어서, 기준 신호를 수신하는 제2 입력 단자를 더 포함하며, 상기 인버터는 제1 전원과 제1 출력 신호를 출력하는 제1 노드 사이에 도전로를 형성하는 제1 도전형의 제1MOS 트랜지스터와, 상기 제1 노드와 제2 전원 사이에 도전로를 형성하는 제2 도전형의 제2 MOS 트랜지스터를 포함하고, 상기 버퍼는 상기 제1 전원과 제2 출력 신호를 출력하는 제2 노드 사이에 도전로를 형성하는 상기 제1 도전형의 제3 MOS 트랜지스터와, 상기 제2 노드와 상기 제2 전원 사이에 도전로를 형성하는 상기 제2 도전형의 제4 MOS 트랜지스터를 포함하며, 상기 제1단자는 상기 제1 MOS 트랜지스터의 게이트와 상기 제2 MOS 트랜지스터의 게이트에 접속되고, 상기 제2단자는 상기 제3 M0S 트랜지스터의 게이트와 상기 제4 MOS 트랜지스터의 게이트에 접속되어 있는 것을 특징으로 하는 입력 버퍼 회로.
14. 제13항에 있어서, 상기 제1 도전형은 P형이고, 상기 제2 도전형은 N형인 것을 특징으로 하는 입력 버퍼 회로.
15. 제13항에 있어서, 상기 제1 도전형은 N형이고, 상기 제2 도전형은 P형인 것을 특징으로 하는 입력 버퍼 회로.
16. 입력 데이터를 나타내는 한 쌍의 입력 신호를 수신하는 반도체 회로에 있어서, 제1 및 제2 전위선 사이에 직렬 접속된 제1 및 제2 MOS 트랜지스터와, 상기 제1 및 제2 전위선 사이에 직력 접속된 제3 및 제4 MOS 트랜지스터와, 상기 제1 내지 제4 MOS 트랜지스터 중 2개의 트랜지스터의 게이트들에 상기 한 쌍의 입력 신호 중 하나의 신호를 공급하기 위한 제1수단과, 상기 제1 내지 제4 MOS 트랜지스터 중 나머지 2개의 트랜지스터의 게이트들에 상기 한 쌍의 입력 신호 중 다른 하나의 신호를 공급하기 위한 제2 수단을 포함하는 것을 특징으로 하는 반도체 회로.
17. 제16항에 있어서, 상기 제1 수단은 상기 제1 및 제3 MOS 트랜지스터의 상기 게이트들에 상기 한 쌍의 입력 신호 중 상기 하나의 신호를 공급하고, 상기 제2 수단은 상기 제2 및 제4 트랜지스터의 상기 게이트들에 상기 한 쌍의 입력 신호 중 상기 다른 하나의 신호를 공급하며, 상기 제1 내지 제4 트랜지스터 각각은 동일한 채널형으로 되어 있는 것을 특징으로 하는 반도체 회로.
18. 제17항에 있어서, 상기 제1 내지 제4 트랜지스터는, 각각의 백 게이트가 상기 제1 및 제2 전위선 중 하나의 전위선에 공통 접속되어 있는 것을 특징으로 하는 반도체 회로.
19. 제16항에 있어서, 상기 제1 수단은 상기 제1 및 제2 MOS 트랜지스터의 상기 게이트들에 상기 한 쌍의 입력 신호 중 상기 하나의 신호를 공급하고, 상기 제2 수단은 상기 제3 및 제4 MOS 트랜지스터의 상기 게이트들에 상기 한 쌍의 입력 신호 중 상기 다른 하나의 신호를 공급하며, 상기 제1 및 제3 MOS 트랜지스터는 제1 채널형으로 되어 있고, 상기 제2 및 제4 MOS 트랜지스터는 제2 채널형으로 되어 있는 것을 특징으로 하는 반도체 회로.