JPH06236685A

JPH06236685A - Ａｔｄを生成するアドレス・バッファ

Info

Publication number: JPH06236685A
Application number: JP5343281A
Authority: JP
Inventors: Iii Perry H Pelley; ペリー・エイチ・ペレイ・ザ・サード
Original assignee: Motorola Inc
Current assignee: Motorola Solutions Inc
Priority date: 1993-01-22
Filing date: 1993-12-17
Publication date: 1994-08-23
Also published as: TW297188B; US5313120A; KR940018988A

Abstract

(57)【要約】（修正有）【目的】半導体集積回路メモリのアクセス速度を増進
するため、より迅速にATDパルスを生成する。【構成】アドレス・バッファ(20)は、ある論理状態か
ら別の状態へ遷移するアドレス信号に応答してアドレス
遷移検出(ATD)パルスを提供する。アドレス・バッファ
(20)は、差動増幅器(22)、エミッタ・フォロワ・トラン
ジスタ(35)及び、2つのＰチャネル・トランジスタ(36，
37)を含む。各Ｐチャネル・トランジスタの第1電極は、
差動増幅器(22)の出力ノ−ドに結合し、夫々の第2電極
はエミッタ・フォロワ・トランジスタ(35)のベ−スに結
合する。遅延制御信号は、レベル変換回路(60)によって
Ｐチャネル・トランジスタ(36，37)のゲ−トに提供さ
れ、ATDパルスは、トランジスタ(35)のエミッタで与え
られる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は一般にアドレス遷移検出
(ATD:address transition detection)に関し、特にＡＴ
Ｄを生成するアドレス・バッファに関する。

【０００２】

【従来の技術および発明が解決しようとする課題】スタ
ティック・ランダム・アクセス・メモリのような集積回
路メモリは、アクセス・タイムを短くすることが非常に
要求される。SRAMは、マイクロプロセッサのキャッシュ
・メモリ内のようなスピ−ドが非常に重要となるプロセ
シング・システムの部分においてしばしば用いられる。
アドレス遷移検出はアクセス・タイムを減少させるため
に用いられる1つの方法であり、そのアドレスにおける
変化が検出された直後にメモリ・アクセスを始めること
によってアクセス・タイムを減少させるものである。AT
Dは、予備状態信号(preconditoning signal)および能動
的信号(activation signal)の両者をそのメモリ内に提
供することによって、メモリ・アクセス・タイムを減少
させ、消費電力もまた減少させることが可能である。AT
Dは一般にデ−タ線プリチャ−ジおよび等化信号(equali
zation signal)を提供するためメモリの中で使用され
る。さらにATDは、ワ−ド線の駆動，ビット線の駆動，
デ−タ線の感知(sensing)およびデ−タ出力のために用
いられる。

【０００３】ATDを用いるメモリでは、アドレス遷移検
出器はアドレスの変化に応答してパルスを与える。各ア
ドレス信号について遷移が検出されるために別個のアド
レス遷移検出器を用いることが一般的である。たとえば
行アドレスの遷移が検出されるものであれば、アドレス
遷移検出器は各行アドレス信号について共通に用いられ
る。これらの検出器の出力はその後加算され、単独のパ
ルスを提供する。この例では、任意のアドレス信号にお
ける変化が検出されると、単独のパルスが提供される。

【０００４】ATDを用いるメモリのアクセス・タイム
は、アドレスが変化した後にATDパルスを生成するまで
の時間に多大な関連性を有する。すなわち、より早くAT
Dパルスを生成することができれば、ATDを用いるメモリ
はより早くアクセスすることが可能であり、その結果メ
モリのスピ−ドを増進することが可能になる。

【０００５】

【課題を解決するための手段】本発明により提供される
入力バッファはその1形態において、差動増幅器と、第
1，第2MOSトランジスタと、エミッタ・フォロワ・トラ
ンジスタとを有する。その差動増幅器は入力信号を受信
する入力端子と、第1，第2出力ノ−ドとを有する。入力
信号は第1，第2論理状態を有する。第1MOSトランジスタ
は差動増幅器の第1出力ノ−ドに結合する第1電流電極
と、第2電流電極と、第1制御信号を受信するゲ−トとを
有する。第2MOSトランジスタは差動増幅器の第2出力ノ
−ドに結合する第1電流電極と、第2電流電極と、第2制
御信号を受信するゲ−トとを有する。エミッタ・フォロ
ワ・トランジスタは、第1，第2MOSトランジスタの両者
の第2電流電極に結合するベ−スと、エミッタとを有す
る。入力信号はその第1論理状態から第2論理状態へ遷移
し、それに応答してエミッタは出力パルスを提供する。

【０００６】

【実施例】図1は本発明によるATDを生成するアドレス・
バッファ20の概略図を示す。アドレス・バッファ20は、
差動増幅器22と、エミッタ・フォロワ・トランジスタ2
9，32，35と、抵抗器30，33，38と、Ｐチャネル・トラ
ンジスタ36，37と、Nチャネル・トランジスタ31，34，3
9を含む。差動増幅器22は抵抗器24，25と、ＮＰＮトラ
ンジスタ26，27と、Ｎチャネル・トランジスタ28とを含
む。

【０００７】差動増幅器22の抵抗器24は、「Ｖ_DD」と記
された正の電源電圧端子に結合する第1端子と、出力ノ
−ド101に結合する第2端子を有する。抵抗器25はＶ_DDに
結合される第1端子と、出力ノ−ド102に結合する第2端
子とを有する。ＮＰＮトランジスタ26は、出力ノ−ド10
1において抵抗器24の第2端子に結合するコレクタと、
「Ａ_IN」と記されたECLレベル・シングル・エンド・ア
ドレス信号を受信するベ−スと、エミッタとを有する。
ＮＰＮトランジスタ27は、出力ノ−ド102において抵抗
器25の第2端子に結合するコレクタと、「Ｖ_REF」と記さ
れた参照電圧を受信するベ−スと、ＮＰＮトランジスタ
26のエミッタに結合されるエミッタとを有する。Ｎチャ
ネル・トランジスタ28はＮＰＮトランジスタ26，27のエ
ミッタに結合するドレインと、「Ｎ_BIAS」と記されたバ
イアス電圧を受信するゲ−トと、「Ｖ_SS」と記された負
の電源電圧端子に結合されるソ−スとを有する。ノ−ド
101，102は差動増幅器22の出力ノ−ドである。電源電圧
端子Ｖ_DDは約3．0ボルトに等しい電源電圧を受信し、電
源電圧端子Ｖ_SSはグランドである。

【０００８】エミッタ・フォロワ・トランジスタ29はＶ
_DDに結合されるコレクタと、出力ノ−ド101において抵
抗器24の第2端子に結合するベ−スと、エミッタとを有
する。抵抗器30は、エミッタ・フォロワ・トランジスタ
29のエミッタに結合される第1端子と、「Ａ^* 」と記され
たバッファ信号を提供する第2端子とを有する。Ｎチャ
ネル・トランジスタ31は、抵抗器30の第2端子に結合す
るドレインと、「Ｃ_BIAS」と記された電源依存バイアス
電圧を受信するゲ−トと、Ｖ_SSに結合するソ−スとを有
する。エミッタ・フォロワ・トランジスタ32はＶ_DDに結
合するコレクタと、出力ノ−ド102において抵抗器25の
第2端子に結合するベ−スと、エミッタとを有する。エ
ミッタ・フォロワ・トランジスタ29，32，35はＮＰＮト
ランジスタである。抵抗器33はエミッタ・フォロワ・ト
ランジスタ32のエミッタに結合する第1端子と、「A」と
記されたバッファ信号を提供する第2端子とを有する。
Ｎチャネル・トランジスタ34は抵抗器33の第2端子に結
合するドレインと、電源依存バイアス電圧Ｃ_BIASを受信
するゲ−トと、Ｖ_SSに結合するソ−スとを有する。エミ
ッタ・フォロワ・トランジスタ35は、Ｖ_DDに結合するコ
レクタと、ベ−スと、エミッタとを有する。Ｐチャネル
・トランジスタ36は出力ノ−ド102において抵抗器25の
第2端子に結合される第1電流電極と、「ＦＢ₂」と記さ
れた制御信号を受信するゲ−トと、エミッタ・フォロワ
・トランジスタ35のベ−スに結合される第2電流電極と
を有する。Ｐチャネル・トランジスタ37は出力ノ−ド10
1において抵抗器24の第2端子に結合する第1電流電極
と、「FB₁」と記された制御信号を受信するゲ−トと、
エミッタ・フォロワ・トランジスタ35のベ−スに結合す
る第2制御電流電極とを有する。抵抗器38はエミッタ・
フォロワ・トランジスタ35のエミッタに結合する第1端
子と、「ATD^*」と記されたATDパルスを提供する第2端子
とを有する。Ｎチャネル・トランジスタ39は抵抗器38の
第2端子に結合されるドレインと、バイアス信号Ｃ_BIAS
を受信するゲ−トと、負の電源端子Ｖ_SSに結合するソ−
スとを有する。(信号名の後の星印「*」は、同一名では
あるが星印「*」のないの信号の論理的補数(logical co
mplement)である。)全てのＮチャネルおよびＰチャネル
・トランジスタはMOS(金属酸化物半導体)トランジスタ
である。

【０００９】動作時にあっては、シングル・エンドECL
レベル・アドレス信号Ａ_INは、ＮＰＮトランジスタ26の
ベ−スにおいてアドレス・バッファ20によって受信され
る。アドレス信号Ａ_INは、約1．6ボルトのECL論理ハイ
電圧と約0．8ボルトのECL論理ロ−電圧との間で振幅を
行う。Ｎチャネル・トランジスタ28は、バイアス電圧Ｎ
_BIASを受信し、差動増幅器22のために比較的一定の電流
源を提供する。Ｎ_BIASは約1．2ないし1．4ボルトにおい
て提供される。参照電圧Ｖ_REFは、ECLレベル・アドレス
信号Ａ_INの論理的振幅の中点における近似的な電圧レベ
ルで、ＮＰＮトランジスタ27のベ−スに提供される。ア
ドレス信号Ａ_INが論理ロ−であり、参照信号電圧Ｖ_REF
よりもマイナスであれば、ＮＰＮトランジスタ26は実質
的に非導通になり、ＮＰＮトランジスタ27が導通する。
Ｎチャネル・トランジスタ28を介する「Ｉ₂₈」と記され
る電流は、ＮＰＮトランジスタ27を介して流れるように
なり、出力ノ−ド102における電圧はＶ_DDからＩ₂₈Ｒ₂₅
を引いたものに等しくなる。ただし、Ｒ₂₅は抵抗器25の
抵抗値である。出力ノ−ド101における電圧がほぼＶ_D _D
に等しいのは、ＮＰＮトランジスタ26を通じる電流がほ
ぼ実質的にゼロだからである。同様に、アドレス信号Ａ
_INが論理ハイ電圧に等しく、Ｖ_REFよりマイナスであれ
ば、ＮＰＮトランジスタ26は導通し、ＮＰＮトランジス
タ27は実質的に非導通になる。電流Ｉ₂₈はＮＰＮトラン
ジスタ26を介して流れ、出力ノ−ド101における電圧は
Ｖ_DDからＩ₂₈Ｒ₂₄を引いたものに等しくなる。ここでＲ
₂₄は抵抗器24の抵抗値である。出力ノ−ド102における
電圧は近似的にＶ_DDに等しくなる。したがって、ノ−ド
101，102における論理ハイおよび論理ロ−電圧の間の差
は、抵抗器24または25の何れかを介する電圧降下に等し
くなる。好適実施例では、Ｒ₂₄は近似的にＲ₂₅に等し
い。

【００１０】エミッタ・フォロワ・トランジスタ29のエ
ミッタは、出力ノ−ド101における電圧から1つのベ−ス
・エミッタ・ダイオ−ド電圧降下(Ｖ_BE)を引いたものに
等しい電圧を提供する。ここで1つのＶ_BEは約0．8ボル
トに等しい。トランジスタ32のエミッタは出力ノ−ド10
2における電圧から1つのＶ_BEを引いたものに等しい電圧
を提供する。抵抗器30，33は、エミッタ・フォロワ・ト
ランジスタ29，32によって与えられる電圧を減少させる
ことによって、レベル・シフト機能を実行する。レベル
・シフトの総量すなわち抵抗器30，33によって提供され
る電圧降下は、Ｎチャネル・トランジスタ31，34によっ
て提供される電流の総量および抵抗器30，33の抵抗値に
依存する。

【００１１】好適実施例では、バッファ信号Ａ，Ａ^* が
約1．6ボルトの中間論理ハイ電圧と約1．0ボルトの論理
ロ−電圧との間で振幅するように抵抗器30，33は設定さ
れる。電源依存バイアス電圧Ｃ_BIASはＶ_DDと共に変化
し、Ｎチャネル・トランジスタ31，34によって提供され
る電流の総量を決定する。Ｎチャネル・トランジスタ3
1，34は電流源として機能する。たとえば、Ｖ_DDが3．3
ボルトであるように選ばれていると、そのＶ_DDは2．8ボ
ルトと4．0ボルトとの間でゆらぎを有する。Ｖ_DDが増加
するとバイアス電圧Ｃ_BIASを増加させ、Ｖ_DDが減少する
とバイアス電圧Ｃ_BIASは減少する。Ｃ_BIASが増加すると
き、Ｎチャネル・トランジスタ31，34によって提供され
る電流は増加する。電流が増加すると抵抗器30，33を介
する電圧降下も増加する。同様に、Ｖ_DDが減少するとバ
イアス電圧Ｃ_BIASが減少し、抵抗器30，33を介する電圧
降下を減少させる。これはＮチャネル・トランジスタ3
1，34がほとんど電流を供給しないためである。したが
って、バッファ信号Ａ，Ａ^* はＶ_SSまたはグランドに関
して一定値をとり、Ｖ_DDの変化に依存しない。Ｃ_BIASを
提供する回路は以下に説明するとおり図2に描かれてい
る。バッファ信号Ａ，Ａ^* はＶ_SSを参照値とするので、
バッファ・マ−ジンおよび増加した信号の振幅は低い電
源電圧であってもその後の段において実現される。

【００１２】エミッタ・フォロワ・トランジスタ35は、
Ｐチャネル・トランジスタ36，37によってノ−ド101，1
02の両者に結合される。エミッタ・フォロワ・トランジ
スタ35のベ−スにおける電圧は、出力ノ−ド101または
出力ノ−ド102における電圧に等しく、これはトランジ
スタ36，37の何れが導通しているかに依存する。電源電
圧は約3．0ボルトに等しいので、Ｐチャネル・トランジ
スタ36，37が導通しているとき、これらを介する電圧降
下がほとんどないことは重要である。電源電圧が約3．0
ボルトに等しいとき、Ｐチャネル・トランジスタ36，37
のしきい電圧は約1．0ボルトである。抵抗器38およびＮ
チャネル・トランジスタ39は、レベル・シフトすなわち
抵抗器30，33に対して既に述べたような電圧降下機能を
提供する。

【００１３】制御信号FB₁，FB₂はBICMOSレベル論理信号
におけるものであり、それぞれＰチャネル・トランジス
タ37，36のゲ−トに与えられる。BICMOS回路はバイポ−
ラ・トランジスタおよび相補性金属酸化物半導体(CMOS)
を同一の集積回路上に包含することによって構成され
る。この場合、BICMOS論理ハイ電圧はＶ_DDから1つのＶ
_BEを引いたものに等しく、BICMOS論理ロ−電圧はＶ_SSに
1つのＶ_BEを加えたものに等しい。アドレス信号Ａ_INが1
つの論理状態から他のものに変化した後、制御信号F
B₁，FB₂は所定の期間または遅延させる間論理状態を変
化させる。好適実施例では、制御信号FB₁，FB₂は、レベ
ル変換器60(図3に示される)によってフィ−ド・バック
信号として提供される。アドレス信号Ａ_INが1つの論理
状態から次の論理状態へ変化するとき、制御信号FB₁，F
B₂が論理状態を変化させる前に約1．2ないし1．4ナノ秒
の伝播遅延が存在する。別の実施例では、制御信号F
B₁，FB₂は、必要となる信号の振幅がＰチャネル・トラ
ンジスタ36，37を適切に変化させる限り、他のソ−スか
ら提供することも可能である。また、アドレス・バッフ
ァ20は入力バッファであり、アドレス信号の遷移を検出
することを制限しないことに留意すべきである。あるい
はまたデ−タ信号のような他の種類の入力信号の遷移を
さらに検出することも可能である。

【００１４】図2は本発明による電源依存バイアス電圧
発生回路40の概略図である。電源依存バイアス電圧回路
40は抵抗器41，54，ＮＰＮトランジスタ44，差動増幅器
46，Ｎチャネル・トランジスタ42，45，57，電流ミラ−
52を含む。差動増幅器46はＰチャネル・トランジスタ4
7，48，ＮＰＮトランジスタ49，50，Ｎチャネル・トラ
ンジスタ51を含む。Ｐチャネル・トランジスタ47，48は
差動増幅器46に対して抵抗器として機能する。電流ミラ
−52はＰチャネル・トランジスタ53，56を含む。

【００１５】抵抗器41はＶ_DDに結合する第1端子と、第2
端子とを有する。Ｎチャネル・トランジスタ42は、抵抗
器41の第2端子に結合するドレインと、Ｎ_BIASを受信す
るゲ−トと、Ｖ_SSに結合するソ−スとを有する。ＮＰＮ
トランジスタ44はＶ_DDに結合するコレクタと、抵抗器41
の第2端子に結合するベ−スと、ノ−ド103に結合するエ
ミッタとを有する。Ｎチャネル・トランジスタ45は、出
力ノ−ド103においてＮＰＮトランジスタ44のエミッタ
に結合するドレインと、電源依存バイアス電圧Ｃ_BIASを
受信するゲ−トと、Ｖ_SSに結合するソ−スとを有する。

【００１６】差動増幅器46のＰチャネル・トランジスタ
47は、Ｖ_DDに結合するソ−スと、ゲ−トと、ドレインと
を有する。Ｐチャネル・トランジスタ48はＶ_DDに結合す
るソ−スと、Ｐチャネル・トランジスタ47のゲ−トに結
合するゲ−トおよびドレインとを有する。ＮＰＮトラン
ジスタ49は、Ｐチャネル・トランジスタ47のドレインに
結合するコレクタと、ノ−ド103においてＮＰＮトラン
ジスタ44のエミッタに結合するベ−スと、エミッタとを
有する。ＮＰＮトランジスタ50は、Ｐチャネル・トラン
ジスタ48のドレインに結合するコレクタと、ノ−ド104
に結合するベ−スと、ＮＰＮトランジスタ49のエミッタ
に結合するエミッタとを有する。Ｎチャネル・トランジ
スタ51は、ＮＰＮトランジスタ49，50のエミッタに結合
するドレインと、バイアス電圧Ｎ_BIASを受信するゲ−ト
と、Ｖ_SSに結合するソ−スとを有する。

【００１７】電流ミラ−52のＰチャネル・トランジスタ
53はＶ_DDに結合するソ−スと、Ｐチャネル・トランジス
タ47のドレインに結合するゲ−トと、ノ−ド104におい
てＮＰＮトランジスタ50のベ−スに結合するドレインと
を有する。Ｐチャネル・トランジスタ56はＶ_DDに結合す
るソ−スと、Ｐチャネル・トランジスタ53のゲ−トに結
合するゲ−トと、電源依存バイアス電圧Ｃ_BIASを提供す
るドレインとを有する。抵抗器54はノ−ド104において
トランジスタ50のベ−スに結合する第1端子と、
「Ｖ_BG」と記されているバンド・ギャップ電圧を受信す
る第2端子とを有する。Ｎチャネル・トランジスタ57
は、Ｐチャネル・トランジスタ56のドレインに結合する
ゲ−トおよびドレインと、Ｖ_SSに結合するソ−スとを有
する。

【００１８】動作時にあっては、Ｎチャネル・トランジ
スタ42は抵抗器41に対して比較的一定の電流源を提供
し、Ｖ_DDに関して比較的一定の抵抗器41を介した電圧降
下を形成する。ＮＰＮトランジスタ44はノ−ド103にお
いてＮＰＮトランジスタ49のベ−スに電圧を提供し、こ
れは抵抗器41の第2端子における電圧から1つのＶ_BEを引
いたものに近似的に等しいものである。抵抗器41を介す
る電圧降下はＶ_DDに関して比較的一定であるので、ノ−
ド103における電圧もまたＶ_DDに関して比較的一定であ
る。Ｐチャネル・トランジスタ47，48は電流ミラ−を形
成し、ＮＰＮトランジスタ50のコレクタ電流がＮＰＮト
ランジスタ49のコレクタ電流に従うようにする。Ｐチャ
ネル・トランジスタ53および抵抗器54は、ＮＰＮトラン
ジスタ50のベ−スからＮＰＮトランジスタ49のコレクタ
までのフィ−ドバック経路を形成する。したがってノ−
ド104における電圧は、ノ−ド103における電圧変化に追
従し、ノ−ド103，104における電圧は近似的に等しくな
る。

【００１９】バンドギャップ電圧Ｖ_BGは、通常のバンド
ギャップを生成する参照電圧であり、抵抗器54の第2端
子に提供される。バンドギャップを生成する参照電圧
は、電源電圧，温度およびプロセスにおける変化に実質
的に依存しない。したがって、抵抗器54を介する電圧降
下はＶ_DDに比例して変化し、Ｐチャネル・トランジスタ
53を介するドレイン・ソ−ス電流をＶ_DDの変化と共に変
化させる。Ｐチャネル・トランジスタ53，56は電流ミラ
−52を形成する。Ｐチャネル・トランジスタ53を介する
ドレイン・ソ−ス電流が変化するにつれて、Ｐチャネル
・トランジスタ56を介するドレイン・ソ−ス電流はドレ
イン・ソ−ス電流においてその変化を「ミラ−(mirro
r)」する。Ｎチャネル・トランジスタ57のゲ−ト・ソ−
ス電圧は電源依存バイアス電圧Ｃ_BIASを提供する。Ｎチ
ャネル・トランジスタ57は飽和状態を持続する。したが
って、Ｎチャネル・トランジスタ57のドレイン・ソ−ス
電流はＶ_DDと共に変化する。Ｖ_DDが増加すれば電源依存
バイアス電圧Ｃ_BIASは増加し、Ｖ_DDが減少するとバイア
ス電圧Ｃ_BIASは減少する。

【００２０】いくつかの集積回路装置の特性は、温度，
プロセスまたは電源の変化によって変化する。電源依存
バイアス電圧発生回路40は、アドレス・バッファ20の温
度変化に適合する。電源依存バイアス電圧発生回路40の
ＮＰＮトランジスタ44は、図1に示すアドレス・バッフ
ァ20のＮＰＮトランジスタ29，32，35のＶ_BEの電圧シフ
トに追従する。Ｎチャネル・トランジスタ31，34，39に
よってトランジスタ29，32，35に与えられる電流が、電
源，温度，プロセス変化と共に変化するとき、Ｎチャネ
ル・トランジスタ45によってＮＰＮトランジスタ44に与
えられる電流もまた変化し、ＮＰＮトランジスタ29，32
を介するＶ_BEの電圧降下をＮＰＮトランジスタ44を介す
る電圧降下と同一のものにする。また追従する電圧は、
Ｎチャネル・トランジスタ45にバイアス電圧Ｃ_BIASを提
供することによって与えることが可能である。さらに抵
抗器54は抵抗器30，33，38の温度変化にも追従する。

【００２１】図3は、本発明によるレベル変換器60の部
分概略図である。レベル変換器60は、差動増幅器61，交
差結合プルアップ回路67，ＮＰＮトランジスタ71，72，
73，74，交差結合半ラッチ(cross coupled half latch)
75を含む。差動増幅器61は、抵抗器62，63，ＮＰＮトラ
ンジスタ64，65，Ｎチャネル・トランジスタ66を含む。
交差結合半ラッチ75はＮＰＮトランジスタ76，77，Ｎチ
ャネル・トランジスタ78，79を含む。

【００２２】差動増幅器61の抵抗器62は、「Ｖ_DD」と記
された電源電圧端子に結合する第1端子と、第2端子とを
有する。抵抗器63はＶ_DDに結合する第1端子と第2端子と
を有する。ＮＰＮトランジスタ64は、抵抗器62の第2端
子に結合するコレクタと、バッファ信号Ａを受信するベ
−スと、エミッタとを有する。ＮＰＮトランジスタ65は
抵抗器63の第2端子に結合するコレクタと、バッファ信
号Ａ^* を受信するベ−スと、ＮＰＮトランジスタ64のエ
ミッタに結合するエミッタとを有する。Ｎチャネル・ト
ランジスタ66は、トランジスタ64，65のエミッタに結合
するドレインと、バイアス電圧Ｎ_BIASを受信するゲ−ト
と、Ｖ_SSに結合するソ−スとを有する。

【００２３】交差結合プルアップ回路67は、Ｐチャネル
・トランジスタ68，69を含む。Ｐチャネル・トランジス
タ68は、Ｖ_DDに結合するソ−スと、ノ−ド105において
ＮＰＮトランジスタ73のエミッタに結合するゲ−トと、
抵抗器63の第2端子に結合するドレインとを有する。Ｐ
チャネル・トランジスタ69は、Ｖ_DDに結合するソ−ス
と、ノ−ド106においてトランジスタ74のエミッタに結
合するゲ−トと、抵抗器62の第2端子に結合するドレイ
ンとを有する。

【００２４】ＮＰＮ・トランジスタ71は、Ｖ_DDに結合す
るコレクタと、「Ｖ_CLAMP」と記されたバイアス電圧を
受信するベ−スと、抵抗器62の第2端子に結合するエミ
ッタとを有する。ＮＰＮトランジスタ72は、Ｖ_DDに結合
するコレクタと、バイアス電圧Ｖ_CLAMPを受信するベ−
スと、抵抗器63の第2端子に結合するエミッタとを有す
る。エミッタ・フォロワ・トランジスタ73はＮＰＮトラ
ンジスタであり、Ｖ_DDに結合するコレクタと、抵抗器62
の第2端子に結合するベ−スと、ノ−ド105において制御
信号FB₂を提供するエミッタとを有する。エミッタ・フ
ォロワ・トランジスタ74もまたＮＰＮトランジスタであ
り、Ｖ_DDに結合するコレクタと、抵抗器63の第2端子に結
合するべ−スと、ノ−ド106において制御信号FB₁を提供
するエミッタとを有する。ＮＰＮトランジスタ76は、ノ
−ド105においてエミッタ・フォロワ・トランジスタ73
のエミッタに結合するベ−スおよびコレクタと、エミッ
タとを有する。ＮＰＮトランジスタ77は、ノ−ド106に
おいてエミッタ・フォロワ・トランジスタ74のエミッタ
に結合するベ−スおよびコレクタと、エミッタとを有す
る。ＮＰＮトランジスタ76，77はダイオ−ド結合された
トランジスタであり、ダイオ−ドとして機能する。Ｎチ
ャネル・トランジスタ78は、ＮＰＮトランジスタ76のエ
ミッタに結合するドレインと、ＮＰＮトランジスタ77の
コレクタに結合するゲ−トと、Ｖ_SSに結合するソ−スと
を有する。Ｎチャネル・トランジスタ79は、ＮＰＮトラ
ンジスタ77のエミッタに結合するドレインと、ＮＰＮト
ランジスタ76のコレクタに結合するゲ−トと、Ｖ_SSに結
合するソ−スとを有する。

【００２５】動作時にあっては、レベル変換器60は図1
のアドレス・バッファ20からバッファ信号Ａ，Ａ^* を受
信し、ノ−ド106，105においてそれぞれ制御信号FB₁，F
B₂を提供する。ノ−ド105，106における信号は、図示さ
れてはいないがアドレス・プリデコ−ダのようなその後
に続くアドレス・デコ−ド回路にも提供される。バッフ
ァ信号Ａ，Ａ^* は差動信号であり、これらは約1．6ボル
トの中間論理ハイ電圧および約1．0ボルトの中間論理ロ
−電圧の間で振幅を行う。もしバッファ信号Ａが中間論
理ハイ電圧であり、バッファ信号Ａ^* が中間論理ロ−電
圧におけるものであれば、Ｎチャネル・トランジスタ66
を介するＩ₆₆で示される電流はＮＰＮトランジスタ64を
介して流れるようになり、エミッタ・フォロワ・トラン
ジスタ73のベ−スにおける電圧は減少し、その結果エミ
ッタ・フォロワ・トランジスタ73は実質的に非導通にな
る。エミッタ・フォロワ・トランジスタ74のベ−スにお
ける電圧は増加し、エミッタ・フォロワ・トランジスタ
74を導通させる。トランジスタ74が導通すると、ノ−ド
106はＶ_DDから1つのＶ_BEを引いたものに近似的に等しい
論理ハイ電圧になる。

【００２６】ノ−ド106が論理ハイ電圧であり、エミッ
タ・フォロワ・トランジスタ73が実質的に非導通である
とき、Ｎチャネル・トランジスタ78は導通し、ノ−ド10
5における電圧を論理ロ−電圧に減少させる。ノ−ド105
が約0．6ボルトの論理ロ−電圧に減少すると、ダイオ−
ド結合されたＮＰＮトランジスタ76は実質的に非導通に
なり、Ｎチャネル・トランジスタ78を実質的に非導通に
する。もしＮチャネル・トランジスタ78が導通状態を維
持すれば、電流は不確定に流れ続け、消費電力を増加さ
せるであろう。ノ−ド105はロ−電圧であるので、Ｎチ
ャネル・トランジスタ79のゲ−トにおける電圧はＮチャ
ネル・トランジスタ79を実質的に非導通にさせるために
十分なロ−電圧である。また、ノ−ド105におけるロ−
電圧は、交差結合プルアップ回路67のＰチャネル・トラ
ンジスタ68を導通させ、このことはエミッタ・フォロワ
・トランジスタ74のベ−スにおける電圧をより迅速に増
加させるために有益である。

【００２７】もしバッファ信号Ａが中間論理ロ−であ
り、バッファ信号Ａ^* が中間論理ハイであれば、Ｎチャ
ネル・トランジスタ66を介するＩ₆₆で示される電流はＮ
ＰＮトランジスタ65を介して流れるようになる。エミッ
タ・フォロワ・トランジスタ74のベ−スにおける電圧は
減少し、その結果エミッタ・フォロワ・トランジスタ74
は実質的に非導通になる。エミッタ・フォロワ・トラン
ジスタ73のベ−スにおける電圧は論理ハイであり、エミ
ッタ・フォロワ・トランジスタ73は導通するようにな
り、ノ−ド105はＶ_DDから1つのＶ_BEを引いたものに等し
い論理ハイ電圧である。ノ−ド105が論理ハイ電圧であ
り、エミッタ・フォロワ・トランジスタ74が非導通であ
るとき、Ｎチャネル・トランジスタ79は導通し、その結
果ノ−ド106における電圧を論理ロ−に減少させる。ノ
−ド106はロ−であるので、Ｎチャネル・トランジスタ7
8は実質的に非導通である。ノ−ド106における電圧が論
理ロ−に減少すると、Ｐチャネル・トランジスタ69は導
通する。このことはＮＰＮトランジスタ73のベ−スにお
ける電圧をより急速に増加させるために有益である。

【００２８】他の実施例では、Ｐチャネル・トランジス
タ68，69のゲ−トは、それぞれ抵抗器62，63の第2端子
に結合される。これはより高い電圧をトランジスタ68，
69のゲ−トに提供し、その結果それらをほとんど導通さ
せず、エミッタ・フォロワ・トランジスタ73，74に与え
るベ−ス駆動電流量を減少させる。

【００２９】交差結合半ラッチ75は消費電力を減少させ
る利益を提供する。Ｎチャネル・トランジスタ78，79は
交差結合であり、ノ−ド105，106の電圧を論理ロ−に減
少させる必要性のあるときのみ導通させる。ダイオ−ド
結合されたＮＰＮトランジスタ76，77はリ−ク電流が流
れることを防止し、Ｎチャネル・トランジスタ78，79が
論理ロ−状態の間非導通であることを保証する。

【００３０】抵抗器62，63は電源の変化を適切に補償す
るよう設計される。これらは、ダイオ−ド結合されたＮ
ＰＮトランジスタ76，77が高い電源電圧において導通す
ることを防止するため比較的大きい値に設計される。電
源電圧が増加するにつれて、ノ−ド105，106における電
圧は増加する傾向になる。もしノ−ド105，106における
論理ロ−電圧が約0．6ボルトより増加すれば、ダイオ−
ド結合されたＮＰＮトランジスタ76，77のベ−ス・エミ
ッタ電圧も約0．6ボルト以上に増加し、それらが実質的
に非導通であるべきときにＮチャネル・トランジスタ7
8，79は少なくとも部分的には導通するであろう。しか
しながら、もし抵抗器62，63が大きすぎる場合は、レベ
ル変換器60の速度に不都合な影響を及ぼすであろう。

【００３１】極めて高速な動作を行う場合、差動増幅器
61および交差結合プルアップ回路67によって、調整され
た電源電圧を提供することが可能になる。調整された電
源電圧を用いれば、減少した電源の変化により抵抗器6
2，63のサイズを減少させることが可能になる。

【００３２】ＮＰＮトランジスタ71，72およびバイアス
電圧Ｖ_CLAMPから構成されるクランプ回路は、ＮＰＮト
ランジスタ64，65がその飽和領域で動作することを防止
する。一般にベ−ス・エミッタおよびベ−ス・コレクタ
接合に約0．7ボルト以上の順方向バイアスが印加される
とき、バイポ−ラ・トランジスタは飽和領域で動作す
る。そのＮＰＮトランジスタ64，65のベ−ス・コレクタ
接合はいくつかの異なる条件の結果として順方向バイア
スされるようになる。たとえば、もしバッファ信号Ａ，
Ａ^* が電源のゆらぎにより高い電圧レベルに増加する
と、ＮＰＮトランジスタ64，65は飽和領域で動作するこ
とになる。またＮチャネル・トランジスタ66によって与
えられるドレイン・ソ−ス電流が変化すると、ＮＰＮト
ランジスタ64，65のコレクタ電圧は、そのＮＰＮトラン
ジスタ64，65が飽和領域で動作することになるレベルに
減少する。バイアス電圧Ｖ_CLAMPは約2．1ボルトでＮＰ
Ｎトランジスタ71，72のベ−スに提供され、ＮＰＮトラ
ンジスタ64，65のコレクタが約1．3ボルト以下に進むこ
とを防止する。このことはＮＰＮトランジスタ64，65を
能動的動作領域におくこととなる。その能動的動作領域
でＮＰＮトランジスタ64，65が動作することにより、動
作速度を向上させるという利益が得られる。

【００３３】図4は本発明による図1のアドレス・バッフ
ァ20における種々のタイミング図を示すものである。
(図4のタイミング図はスケ−ルを示すものではない。)
時刻t1以前では、アドレス信号Ａ_INは論理ロ−状態であ
る。図1において、アドレス信号Ａ_INが論理ロ−である
とき、出力ノ−ド102は論理ロ−であり、出力ノ−ド101
は論理ハイである。制御信号FB₁が論理ロ−電圧であれ
ば、Ｐチャネル・トランジスタ37(図1)は導通する。Ｐ
チャネル・トランジスタ37は出力ノ−ド101における電
圧をエミッタ・フォロワ・トランジスタ35のベ−スに提
供し、エミッタ・フォロワ・トランジスタ35を論理ハイ
におけるものにする。したがって、時刻t1に先だってAT
DパルスATD^*は論理ハイ電圧で提供される。

【００３４】時刻t1において、アドレス信号Ａ_INは論理
ハイ電圧に遷移し、その結果時刻t2において示されるよ
うにノ−ド101，102の論理状態を反転させる。出力ノ−
ド101における電圧が論理ロ−電圧に減少するので、エ
ミッタ・フォロワ・トランジスタ35のベ−スにおける電
圧は減少し始める。これはＰチャネル・トランジスタ37
が導通し、エミッタ・フォロワ・トランジスタ35のエミ
ッタにおける電圧を減少させるためである。このことは
図4において論理ロ−電圧に減少する波形ATD^*として描
かれている。

【００３５】時刻t3において、制御信号FB₁，FB₂の論理
状態を変化させ、Ｐチャネル・トランジスタ36を導通さ
せ、Ｐチャネル・トランジスタ37を実質的に非導通にす
る。この時刻までに、ノ−ド101，102における電圧は完
全にそれらの新たな論理状態に遷移する。その結果Ｐチ
ャネル・トランジスタ36が導通するとき、エミッタ・フ
ォロワ・トランジスタ35のベ−スにおける電圧は迅速に
立ち上がり、エミッタ・フォロワ・トランジスタ35のエ
ミッタにおける電圧は速やかに論理ハイになる。ATDパ
ルスATD^*は時刻t4において示されるように論理ハイ電圧
に向かって増加する。時刻t1から時刻t3までの間の時間
間隔は約1・2ないし1・4ナノ秒である。ATDパルスATD^*
の立ち上がりエッジは、その立ち下がりエッジに比較し
て極めて迅速に論理ハイに増加していることに留意され
たい。ATDパルスATD^*の立ち上がりエッジが集積回路メ
モリの予備状態信号および能動的信号を開始するので、
このことは好適実施例において問題とはならない。他の
実施例では、ATDパルスATD^*は、制御信号FB₁をＰチャネ
ル・トランジスタ36のゲ−トに提供し、制御信号FB₂を
Ｐチャネル・トランジスタ37のゲ−トに提供することに
よって正のパルスとして与えることが可能である。

【００３６】時刻t5では、アドレス信号Ａ_INは論理ハイ
から論理ロ−に遷移し、その結果時刻t6において出力ノ
−ド102は論理ロ−に遷移し、出力ノ−ド101は論理ハイ
に遷移する。出力ノ−ド102における電圧が論理ロ−に
減少するので、エミッタ・フォロワ・トランジスタ35
(図1)のベ−スにおける電圧は減少し始め、時刻t6以後
に示されるようにATDパルスATD^*を落とし始める。この
時点において、制御信号FB₁は以前として論理ハイ電圧
であり、制御信号FB₂は論理ロ−電圧であり、その結果
Ｐチャネル・トランジスタ37を導通させ、Ｐチャネル・
トランジスタ36を実質的に非導通に維持する。時刻t7に
おいて、制御信号FB₁，FB₂の論理状態を変化させ、Ｐチ
ャネル・トランジスタ36を導通させＰチャネル・トラン
ジスタ37を実質的に非導通にする。この時刻までに、出
力ノ−ド101，102における電圧はそれらの新しい論理状
態に完全に遷移し、Ｐチャネル・トランジスタ36が導通
するとき、エミッタ・フォロワ・トランジスタ35のベ−
スにおける電圧が急速に立ち上がり、その結果エミッタ
・フォロワ・トランジスタ35は速やかに導通するように
なる。ATDパルスATD^*のこの立ち上がりエッジは時刻t8
で示されるように論理ハイ電圧に増加する。

【００３７】ATDパルスATD^*の立ち下がりエッジは、ノ
−ド101，102の何れかが論理ロ−電圧に遷移することに
よって生じる。そのATDパルスATD^*の立ち上がりエッジ
は制御信号FB₁，FB₂の両者の遷移によって生じる。ATD
パルスATD^*は、アドレス信号Ａ_INが論理ハイから論理ロ
−または論理ロ−から論理ハイへ論理状態をそれぞれ変
化させるたびにアドレス・バッファ20によって提供され
る。ATDパルスATD^*は抵抗器24，25，33，38によって制
御される論理レベルにおいて提供され、論理ロ−におい
て能動的である。しかし他の実施例では、ATDパルスATD
^*は論理ハイ・パルスとして提供することも可能であ
り、および／またはその製品に依存して異なる論理レベ
ルで提供することも可能である。

【００３８】アドレス・バッファ20は、アドレス信号Ａ
_INが論理状態を変化させた後極めて迅速にATDパルスを
提供する。これは、そのパルスが分離されたATDパルス
発生装置によるものではなくアドレス・バッファにおい
て生成されるためである。さらに、アドレス・バッファ
20はATDパルスを発生する集積回路メモリ上で僅かな領
域しか必要としない。これは付随するATDパルス発生回
路を必要としないためである。

【００３９】

【発明の効果】以上本発明を特定の実施例について説明
してきたが、本発明が種々の用途に改良され、既に述べ
たもの以外の多くの実施例に適用することが可能である
ことは当業者にとって自明であろう。例えばアドレス・
バッファは、ECLではなくGTL(ガンニング・トランシ−
バ論理：Gunning transceiver logic)，TTL(トランジス
タ・トランジスタ論理)またはCMOS(相補性金属酸化物半
導体)のような論理レベルでアドレス信号を受信するた
めに変形することも可能である。

【図面の簡単な説明】

【図1】本発明によるATDを生成するアドレス・バッファ
の概略図を示す。

【図2】本発明による電源依存バイアス電圧発生装置の
概略図である。

【図3】本発明によるレベル変換器の概略図である。

【図4】本発明による図1のATDを生成するアドレス・バ
ッファにおける種々の信号のタイミング図を示す。

【符号の説明】

20アドレス・バッファ 22差動増幅器 24，25 抵抗器 26，27 バイポ−ラ・トランジスタ 101，102 回路ノ−ド 36，37MOSトランジスタ 29，32，35 エミッタ・フォロワ・トランジスタ 60レベル変換器

Claims

【特許請求の範囲】

【請求項1】入力信号を受信する入力端子を有する差
動増幅器(22)であって、前記入力信号は第1，第2論理状
態を有し、前記差動増幅器(22)は第1，第2出力ノ−ド(1
01,102)を有する差動増幅器；前記差動増幅器(22)の前
記第1出力ノ−ド(101)に結合する第1電流電極と、第2電
流電極と、第1制御信号を受信するゲ−トとを有する第1
MOSトランジスタ(37)；前記差動増幅器(22)の前記第2出
力ノ−ド(102)に結合する第1電流電極と、第2電流電極
と、第2制御信号を受信するゲ−トとを有する第2MOSト
ランジスタ(36)；および前記第1，第2MOSトランジスタ
(37,36)の両者の前記第2電流電極に結合するベ−スと、
前記第1論理状態から前記第2論理状態へ遷移する前記入
力信号に応答して出力パルスを提供するエミッタとを有
するエミッタ・フォロワ・トランジスタ(35)；から構成
されることを特徴とする入力バッファ(20)
【請求項2】第1，第2抵抗器(24,25)と、第1，第2バイ
ポ−ラ・トランジスタ(26,27)とを有する差動増幅器(2
2)であって、前記第1抵抗器(24)は第1電源電圧端子と前
記第1バイポ−ラ・トランジスタ(26)のコレクタとの間
に結合され、前記第2抵抗器(25)は前記第1電源電圧端子
と前記第2バイポ−ラ・トランジスタ(27)のコレクタと
の間に結合され、前記差動増幅器(22)は前記第1，第2論
理状態を有するアドレス信号を受信する差動増幅器；前
記第1バイポ−ラ・トランジスタ(26)の前記コレクタに
結合する第1電流電極と、第2電流電極と、第1遅延制御
信号を受信するゲ−トとを有する第1MOSトランジスタ(3
7)；前記第2バイポ−ラ・トランジスタ(27)の前記コレ
クタに結合する第1電流電極と、第2電流電極と、第2遅
延制御信号を受信するゲ−トとを有する第2MOSトランジ
スタ(36)；前記第1電源電圧端子に結合するコレクタ
と、前記第1，第2MOSトランジスタ(37,36)の両者の前記
第2電流電極に結合するベ−スと、前記ATDパルスを提供
するエミッタとを有する第1エミッタ・フォロワ・トラ
ンジスタ(35)；電源電圧端子に結合するコレクタと、前
記差動増幅器(22)の前記第1出力ノ−ド(101)に結合する
ベ−スと、第1バッファ論理信号を提供するエミッタと
を有する第2エミッタ・フォロワ・トランジスタ(29)；
前記電源電圧端子に結合するコレクタと、前記差動増幅
器(22)の前記第2出力ノ−ド(102)に結合するベ−スと、
第2バッファ論理信号を提供するエミッタとを有する第3
エミッタ・フォロワ・トランジスタ(32)；および前記第
1，第2バッファ論理信号を受信し、前記第1，第2遅延制
御信号を提供するレベル変換器(60)；から構成されるこ
とを特徴とするATD(アドレス遷移検出)パルスを生成す
るアドレス・バッファ(20)。
【請求項3】第1，第2抵抗器(24,25)と第1，第2バイポ
−ラ・トランジスタ(26,27)とを有する差動増幅器(22)
であって、前記第1抵抗器(24)は電源電圧端子と前記第1
バイポ−ラ・トランジスタ(26)のコレクタとの間に結合
され、前記第2抵抗器(25)は前記電源電圧端子と前記第2
バイポ−ラ・トランジスタ(27)のコレクタとの間に結合
され、前記差動増幅器(22)は第1，第2論理状態を有する
ECLレベル・アドレス信号を受信する差動増幅器；前記
第1バイポ−ラ・トランジスタ(26)の前記コレクタに結
合する第1電流電極と、第2電流電極と、第1遅延制御信
号を受信するゲ−トとを有する第1Ｐチャネル・トラン
ジスタ(37)；前記第2バイポ−ラ・トランジスタ(27)の
前記コレクタに結合する第1電流電極と、第2電流電極
と、第2遅延制御信号を受信するゲ−トとを有する第2Ｐ
チャネル・トランジスタ(36)；前記電源電圧端子に結合
するコレクタと、前記第1，第2トランジスタ(37,36)の
両者の前記第2電流電極に結合するベ−スと、前記ECLレ
ベル・アドレス信号が前記第1論理状態から前記第2論理
状態へ遷移するときにATDパルスを提供するエミッタと
を有する第1エミッタ・フォロワ・トランジスタ(35)；
前記電源電圧端子に結合するコレクタと、前記第1バイ
ポ−ラ・トランジスタ(26)の前記コレクタに結合するベ
−スと、第1バッファ論理信号を提供するエミッタとを
有する第2エミッタ・フォロワ・トランジスタ(29)；お
よび前記電源電圧端子に結合するコレクタと、前記第2
バイポ−ラ・トランジスタ(27)の前記コレクタに結合す
るベ−スと、第2バッファ論理信号を提供するエミッタ
とを有する第3エミッタ・フォロワ・トランジスタ(3
2)；から構成されることを特徴とするATD(アドレス遷移
検出)を生成するアドレス・バッファ(20)。