KR930006970B1 - 어드레스 천이 검출회로 - Google Patents

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Abstract

내용 없음.

Description

어드레스 천이 검출회로
제1도는 종래의 어드레스 천이 검출회로의 구성도.
제2도는 제1도의 각 부분의 신호 파형도.
제3도는 종래의 어드레스 천이 검출회로의 구성도.
제4도 (a), (b)는 본 발명에 의한 어드레스 천이 검출회로의 일실시예시도.
제5도는 제4도의 각 부분의 신호파형도.
제6도는 (a), (b)는 본 발명에 의한 어드레스 천이 검출회로의 다른 실시예시도.
제7도는 제6도의 각 부분의 신호파형도.
* 도면의 주요부분에 대한 부호의 설명
1, 11 : 딜레이 체인 G1, G3 내지 G14 : 인버터
G2 : 배타적 OR 게이트 MN1 내지 MN10, MP1 내지 MP7 : MOSFET
본 발명은 메모리 디비아스(Memory Device)에 관한 것으로, 특히 입력되는 어드레스의 변화를 검출하여 일정한 폭을 갖는 펄스를 발생시키는 어드레스 천이 검출회로에 관한 것이다.
종래의 어드레스 천이 검출회로는 제3도에 도시한 바와 같이 그라운드 노드(Ground Node)를 갖는 형태의 배타적 논리합(Exclusive OR) 게이트를 제1도와 같이 조합하여 어드레스 천이 검출 출력(이하, "ATD"라 한다.)을 얻는 상태로 딜레이 체인과 배타적 논리합 게이트를 연결하여 구성한다.
그러나, 상기 종래의 어드레스 천이 검출회로는 어드레스(Ai)가 하이에서 로우로 천이하면 n채널 MOSFET(MN1, MN2)를 턴온(turn on)되어 있는 기간동안 p채널 MOSFET(MP1)를 통해 전원(Vcc)에서 접지로 전류경로가 형성되고, 어드레스(Ai)가 로우에서 하이로 천이하면 n채널 MOSFET(MN3, MN4)가 턴온(turn on)되어 p채널 MOSFET(MP1)를 통해 전원(Vcc)에서 접지로 전류경로가 형성된다. 따라서 종래의 어드레스 천이 검출회로는 논리동작을 위한 그라운드 노드를 갖고 있으므로 전력의 손실을 가져오는 문제점이 있었다.
상기 문제점을 제거하기 위해 안출된 본 발명은 특별 구성을 갖는 배타적 OR 회로를 이용하여 천이 펄스를 발생시키는 동안 전류 경로를 차단하여 전력의 소모를 제거하기 위한 어드레스 천이 검출회로를 제공함에 그 목적이 있다.
상기 목적을 달성하기 위해 본 발명은 입력되는 어드레스 변화를 검출하여 일정한 폭을 갖는 펄스를 발생시키는 어드레스 천이 검출회로에 있어서, 상기 어드레스가 입력되어 상기 어레스를 반전시키는 제1인버터, 상기 제1인버터에 연결되고 다수의 인버터로 구성되어 일정한 펄스폭을 발생시키는 딜레이 체인 및 상기 딜레이 체인에 연결되어 상기 딜레이 체인의 출력을 반전시키는 제2인버터로 구성된 인버터 체인과 상기 어드레스를 게이트 입력으로 하고 전원에 소오스가 연결된 제1p채널 MOSFET, 상기 제1인버터의 출력을 게이트 입력으로 하고 상기 전원에 소오스가 연결된 제3p채널 MOSFET, 상기 제2인버터의 출력을 게이트 입력으로 하고 상기 제1p채널 MOSFET의 드레인에 소오스가 연결된 제2p채널 MOSFET,상기 딜레이 체인의 출력을 게이트 입력으로 하고 상기 제3p채널 MOSFET의 드레인에 소오스가 연결되고 제2 상기 p채널 MOSFET의 드레인에 드레인이 연결되고 상기 드레인으로 어드레스 천이 검출 신호를 출력하는 제4p채널 MOSFET, 상기 제2p채널 MOSFET의 드레인에 드레인이 연결되고 상기 딜레이 체인의 출력을 게이트 입력으로 하고 상기 제1인버터의 출력단에 소오스가 연결된 제1n채널 MOSFET, 및 상기 제2p채널 MOSFET의 드레인에 드레인이 연결되고 상기 제1인버터의 출력을 입력으로 하고 상기 딜레이 체인의 출력단에 소오스가 연결된 제2n채널 MOSFET으로 구성된 ATD 신호 발생기로 구성되는 것을 특징으로 한다.
제4도 (a), (b)는 본 발명에 의한 어드레스 천이 검출회로의 일실시예시도, 제5도는 제4도의 각 부분의 신호파형도, 제6도 (a), (b)는 본 발명에 의한 어드레스 천이 검출회로의 다른 실시예시도, 제7도는 제6도의 각 부분의 신호파형도이다. 상기 도면에서 11은 딜레이 체인, G12 내지 G14은 인버터, MN5 내지 MN10은 n채널 MOSFET, MP2 내지 MP7은 p채널 MOSFET를 각각 나타낸다.
본 발명에 의한 어드레스 천이 검출회로는 제4도 (a), (b)에 도시한 바와 같이 어드레스(Ai)가 입력되는 인버터(G12)에 인버터(G13)를 연결하고, 상기 인버터(G13)에 일정한 일정한 펄스폭을 발생시키는 딜레이 체인(11)을 연결하고, 상기 딜레이 체인(11)에 인버터(G14)를 연결하여 구성된 인버터 체인과 어드레스(Ai)를 게이트 입력으로 하고 전원(Vcc)에 소오스가 연결된 p채널 MOSFET(MP2)의 드레인에 p채널 MOSFET(MP3)의 소오스를 연결하고, 상기 p채널 MOSFET(MP3)의 게이트에 상기 인버터(G14)의 출력단(b')을 연결하고, 상기 p채널 MOSFET(MP3)의 드레인으로 ATD를 출력하고, 상기 전원(Vcc)에 소오스를 연결한 p채널 MOSFET(MP4)의 게이트에 상기 인버터(G12)의 출력단(a')을 연결하고, 상기 p채널 MOSFET(MP4)의 드레인에 p채널 MOSFET(MP5)의 소오스를 연결하고, 상기 p채널 MOSFET(MP5)의 게이트에 상기 딜레이 체인(11)의 출력단을 연결하고, 상기 p채널MOSFET(MP3)의 드레인에 상기 p채널 MOSFET(MP3)의 드레인을 연결하고, 상기 p채널 MOSFET(MP3)의 드레인에 n채널 MOSFET(MN3)의 드레인을 연결하고, 상기 n채널 MOSFET(MN5)의 소오스는 상기 인버터(G12)의 출력단(a')에 연결하고, 상기 n채널 MOSFET(MN5)의 게이트에 상기 딜레이 체인(11)의 출력단(b)을 연결하고, 상기 p채널 MOSFET(MP3)의 드레인에 n채널 MOSFET(MN6)의 드레인을 연결하고, 상기 n채널 MOSFET(MN6)의 게이트에 상기 인버터(G12)의 출력단(a')을 연결하고, 상기 n채널 MOSFET(MN6)의 소오스는 상기 딜레이 체인(11)의 출력단에 연결하여 구성된 ATD 신호 발생기로 구성된다.
제5도를 참조하여 상기 어드레스 천이 검출회로의 동작을 설명하면 다음과 같다.
구간(T1)에서는 어드레스(Ai)가 로우 레벨로 되고 인버터(G12)의 출력단(a')과 인버터(G14)의 출력단(b')이 하이 레벨로 되어 전원(Vcc)에서 ATD로의 전류 경류가 차단된 상태에서 크로스 커플드된 n채널 MOSFET(MN6)가 온되어 ATD는 로우상태가 된다.
구간(T2)에서는 어드레스(Ai)가 하이 레벨로 천이하여 인버터(G12)의 출력단(a')과 딜레이 체인(11)의 출력단(b)이 로우 레벨로 되고 크로스 커플드된 n채널 MOSFET(MN5, MN6)가 오프되어 ATD는 하이 상태의 펄스를 발생한다.
구간(T3)에서는 어드레스(Ai)가 하이인 상태에서 딜레이 체인(11)의 출력단(b)이 하이로 천이하여 전원(Vcc)에서 ATD로의 전류경류가 차단된 상태에서 n채널 MOSFET(MN5)가 온되어 ATD는 로우 상태를 갖는다.
구간(T4)에서는 어드레스(Ai)가 로우로 천이하여 인버터(G14)의 출력단(b')이 로우로 되어 p채널 MOSFET(MP2, MP3)가 온되어 ATD는 하이가 된다.
구간(T5)에서는 어드레스(Ai)가 로우인 상태에서 인버터(G12)의 출력단(a'0)이 하이로 되고 딜레이 체인(11)의 출력단(b)이 로우로 되어 n채널 MOSFET(MN6)가 온되어 ATD는 로우로 된다.
제6도의 어드레스 천이 검출회로는 제5도의 어드레스 천이 검출회로의 다른 구성예로서, 극성을 바꾸어 p채널 MOSFET(MP2 내지 MP5)을 n채널 MOSFET(MN7 내지 MN10)로 대체하고 n채널 MOSFET(MN5, MN6)를 p채널 MOSFET(MN6, MN7)로 대체하고 구성하여 제7도에 도시한 바와 같이 어드레스가 천이 할 때마다 일정한 펄스폭을 갖는 검출출력을 내보낸다.
상기와 같이 구성되어 작동하는 본 발명은 어드레스 천이 검출 펄스 발생동안 전류 경로를 차단함으로 전력의 소모를 막는 효과가 있다.

Claims (2)

  1. 입력되는 어드레스(Ai)의 변화를 검출하여 일정한 폭을 갖는 펄스를 발생시키는 어드레스 천이 검출회로에 있어서 ; 상기 어드레스(Ai)가 입력되어 상기 어드레스를 반전시키는 제1인버터(G12), 상기 제1인버터(G12)에 연결되고 다수의 인버터로 구성되어 일정한 펄스폭을 발생시키는 딜레이 체인(11) 및 상기 딜레이 체인(11)에 연결되어 상기 딜레이 체인(11)의 출력을 반전시키는 제2인버터(G14)로 구성된 인버터체인과, 상기 어드레스(Ai)를 게이트 입력으로 하고 전원(Vcc)에 소오스가 연결된 제1p채널 MOSFET(MP2), 상기 제1인버터(G12)의 출력을 게이트 입력으로 하고 상기 전원(Vcc)에 소오스가 연결된 제3p채널 MOSFET(MP4), 상기 제2인버터(G14)의 출력을 게이트 입력으로 하고 상기 제1p채널 MOSFET(MP2)의 드레인에 소오스가 연결된 제2p채널 MOSFET(MP3), 상기 딜레이 체인(11)의 출력을 게이트 입력으로 하고 상기 제3p채널 MOSFET(MP4)의 드레인에 연결되고 제2상기 p채널 MOSFET(MP3)의 드레인이 연결되고 상기 드레인으로 어드레스 천이 검출 신호(ATD)를 출력하는 제4p채널 MOSFET(MP5), 상기 제2p채널 MOSFET(MP3)의 드레인에 드레인이 연결되고 상기 딜레이 체인(11)의 출력을 게이트 입력으로 하고 상기 제1인버터(G12)의 출력단에 소오스가 연결된 제1n채널 MOSFET(MN5) 및 상기 제2p채널 MOSFET(MP3)의 드레인이 연결되고 상기 제1인버터(G12)의 출력을 입력으로 하고 상기 딜레이 체인(11)의 출력단에 소오스가 연결된 제2n채널 MOSFET(MN6)으로 구성된 ATD 신호발생기로 구성되는 것을 특징으로 하는 어드레스 천이 검출회로.
  2. 입력되는 어드레스(Ai)의 변화를 검출하여 일정한 폭을 갖는 펄스를 발생시키는 어드레스 천이 검출회로에 있어서 ; 상기 어드레스(Ai)가 입력되어 상기 어드레스를 변전시키는 제1인버터(G12), 상기 제1인버터(G12)에 연결되고 다수의 인버터로 구성되어 일정한 펄스폭을 발생시키는 딜레이 체인(11) 및 상기 딜레이 체인(11)에 연결되어 상기 딜레이 체인(11)의 출력을 반전시키는 제2인버터(G14)로 구성된 인버터체인과 상기 제1인버터(G12)의 출력단에 소오스를 연결하고 상기 딜레이 체인(11)의 출력단에 게이트를 연결한MOSFET(MP6), 상기 딜레이 체인(11)의 출력단에 소오스를 연결하고 상기 제1인버터(G12)의 출력단에 게이트를 연결하고 상기 p채널 MOSFET(MP6)의 드레인이 연결된MOSFET(MP7), 상기 어드레스(Ai)를 게이트 입력단으로 하고 상기MOSFET(MP6)의 드레인에 드레인이 연결되어 상기 드레인으로 어드레스 천이 검출신호(ATD)를 출력하는MOSFET(MN7), 상기 제1인버터(G12)의 출력단에 게이트가 연결되고 상기MOSFET(MP7)의 드레인에 드레인이 연결된MOSFET(MN8), 상기 딜레이 체인(11)의 출력단에 게이트가 연결되고 상기MOSFET(MN8)을 소오스에 드레인이 연결된MOSFET(MN10) 및 상기 제2인버터(G14)의 출력단에 게이트가 연결되고 상기MOSFET(MN7)의 소오스에 드레인이 연결된MOSFET(MN9)로 구성되는 것을 특징으로 하는 어드레스 천이 검출회로.
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