JP2512253B2 - アドレス遷移検出回路 - Google Patents
アドレス遷移検出回路Info
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- JP2512253B2 JP2512253B2 JP3316118A JP31611891A JP2512253B2 JP 2512253 B2 JP2512253 B2 JP 2512253B2 JP 3316118 A JP3316118 A JP 3316118A JP 31611891 A JP31611891 A JP 31611891A JP 2512253 B2 JP2512253 B2 JP 2512253B2
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- JP
- Japan
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- drain
- inverter
- channel mosfet
- address
- output
- Prior art date
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Manipulation Of Pulses (AREA)
Description
【０００１】
【産業上の利用分野】本発明はメモリディバイスに関
し、特に入力されるアドレスの変化を検出して一定の幅
を有するパルスを発生させるアドレス遷移検出回路に関
する。
し、特に入力されるアドレスの変化を検出して一定の幅
を有するパルスを発生させるアドレス遷移検出回路に関
する。
【０００２】
【従来の技術】従来のアドレス遷移検出回路は図１乃至
図３に示されており、図１における通り、インバーター
Ｇ１、遅延チェーン回路１及び排他的論理ゲートＧ２で
構成されており、図２における通り、入力されたアドレ
スＡの遷移を検出したアドレス遷移検出信号を発生させ
るように構成されている。
図３に示されており、図１における通り、インバーター
Ｇ１、遅延チェーン回路１及び排他的論理ゲートＧ２で
構成されており、図２における通り、入力されたアドレ
スＡの遷移を検出したアドレス遷移検出信号を発生させ
るように構成されている。
【０００３】
【発明が解決しようとする課題】しかし、上記従来のア
ドレス遷移検出回路はアドレスＡｉがハイからローに遷
移すると、ｎチャンネルＭＯＳＦＥＴ ＭＮ１，ＭＮ２
がターンオンされてＰチャンネルＭＯＳＦＥＴ ＭＰ１
を通じて電源Ｖｃｃから接地へ電流経路が形成され、ア
ドレスＡｉがローからハイへ遷移すると、ｎチャンネル
ＭＯＳＦＥＴ ＭＮ３，ＭＮ４がターンオンされてＰチ
ャンネルＭＯＳＦＥＴ ＭＰ１を通じて電源Ｖｃｃから
接地へ電流経路が形成される。従って、従来のアドレス
遷移検出回路は論理動作のためのグラウンドノードを有
しているため、電力の損失を来たす問題点があった。
ドレス遷移検出回路はアドレスＡｉがハイからローに遷
移すると、ｎチャンネルＭＯＳＦＥＴ ＭＮ１，ＭＮ２
がターンオンされてＰチャンネルＭＯＳＦＥＴ ＭＰ１
を通じて電源Ｖｃｃから接地へ電流経路が形成され、ア
ドレスＡｉがローからハイへ遷移すると、ｎチャンネル
ＭＯＳＦＥＴ ＭＮ３，ＭＮ４がターンオンされてＰチ
ャンネルＭＯＳＦＥＴ ＭＰ１を通じて電源Ｖｃｃから
接地へ電流経路が形成される。従って、従来のアドレス
遷移検出回路は論理動作のためのグラウンドノードを有
しているため、電力の損失を来たす問題点があった。
【０００４】上記問題点を除去するために案出した本発
明は、特別な構成を有する排他的ＯＲ回路を利用して遷
移パルスを発生させる間に電流経路を遮断して電力の消
耗を除去するためのアドレス遷移検出回路を提供するに
その目的がある。
明は、特別な構成を有する排他的ＯＲ回路を利用して遷
移パルスを発生させる間に電流経路を遮断して電力の消
耗を除去するためのアドレス遷移検出回路を提供するに
その目的がある。
【０００５】
【課題を解決するための手段】上記目的を達成するため
に、本発明は入力されるアドレスの変化を検出して一定
の幅を有するパルスを発生させるアドレス遷移検出回路
において、上記アドレスが入力されて上記アドレスを反
転させる第１インバーター、上記第１インバーターに連
結され、多数のインバーターで構成されて、一定のパル
ス幅を発生させる遅延チェーン及び上記遅延チェーンに
連結されて上記遅延チェーンの出力を反転させる第２イ
ンバーターで構成されたインバーターチェーンと、上記
アドレスをゲート入力とし電源にソースが連結された第
１ＰチャンネルＭＯＳＦＥＴ、上記第１インバーターの
出力をゲート入力とし上記電源にソースが連結された第
３ＰチャンネルＭＯＳＦＥＴ、上記第２インバーターの
出力をゲート入力とし上記第１ＰチャンネルＭＯＳＦＥ
Ｔのドレインにソースが連結された第２ＰチャンネルＭ
ＯＳＦＥＴ、上記遅延チェーンの出力をゲート入力とし
上記第３ＰチャンネルＭＯＳＦＥＴのドレインにソース
が連結され、上記第２ＰチャンネルＭＯＳＦＥＴのドレ
インにドレインが連結され、上記ドレインへアドレス遷
移検出信号を出力する第４ＰチャンネルＭＯＳＦＥＴ、
上記第２ＰチャンネルＭＯＳＦＥＴのドレインにドレイ
ンが連結され、上記遅延チェーンの出力をゲート入力と
し上記第１インバーターの出力端にソースが連結された
第１ｎチャンネルＭＯＳＦＥＴ及び上記第２Ｐチャンネ
ルＭＯＳＦＥＴのドレインにドレインが連結され、上記
第１インバーターの出力を入力とし上記遅延チェーンの
出力端にソースが連結された第２チャンネルＭＯＳＦＥ
Ｔで構成されたＡＴＤ信号発生器で構成されることを特
徴とする。
に、本発明は入力されるアドレスの変化を検出して一定
の幅を有するパルスを発生させるアドレス遷移検出回路
において、上記アドレスが入力されて上記アドレスを反
転させる第１インバーター、上記第１インバーターに連
結され、多数のインバーターで構成されて、一定のパル
ス幅を発生させる遅延チェーン及び上記遅延チェーンに
連結されて上記遅延チェーンの出力を反転させる第２イ
ンバーターで構成されたインバーターチェーンと、上記
アドレスをゲート入力とし電源にソースが連結された第
１ＰチャンネルＭＯＳＦＥＴ、上記第１インバーターの
出力をゲート入力とし上記電源にソースが連結された第
３ＰチャンネルＭＯＳＦＥＴ、上記第２インバーターの
出力をゲート入力とし上記第１ＰチャンネルＭＯＳＦＥ
Ｔのドレインにソースが連結された第２ＰチャンネルＭ
ＯＳＦＥＴ、上記遅延チェーンの出力をゲート入力とし
上記第３ＰチャンネルＭＯＳＦＥＴのドレインにソース
が連結され、上記第２ＰチャンネルＭＯＳＦＥＴのドレ
インにドレインが連結され、上記ドレインへアドレス遷
移検出信号を出力する第４ＰチャンネルＭＯＳＦＥＴ、
上記第２ＰチャンネルＭＯＳＦＥＴのドレインにドレイ
ンが連結され、上記遅延チェーンの出力をゲート入力と
し上記第１インバーターの出力端にソースが連結された
第１ｎチャンネルＭＯＳＦＥＴ及び上記第２Ｐチャンネ
ルＭＯＳＦＥＴのドレインにドレインが連結され、上記
第１インバーターの出力を入力とし上記遅延チェーンの
出力端にソースが連結された第２チャンネルＭＯＳＦＥ
Ｔで構成されたＡＴＤ信号発生器で構成されることを特
徴とする。
【０００６】
【実施例】図４のＡ，Ｂは本発明によるアドレス遷移検
出回路の一実施例示図、図５は第４図の各部分の信号波
形図、図６のＡ，Ｂは本発明によるアドレス遷移検出回
路の別他の実施例示図、図７は図６の各部分の信号波形
図である。上記図において１１は遅延チェーン、Ｇ１２
乃至Ｇ１４はインバーター、ＭＮ５乃至ＭＮ１０はｎチ
ャンネルＭＯＳＦＥＴ、ＭＰ２乃至ＭＰ７はＰチャンネ
ルＭＯＳＦＥＴを夫々示す。
出回路の一実施例示図、図５は第４図の各部分の信号波
形図、図６のＡ，Ｂは本発明によるアドレス遷移検出回
路の別他の実施例示図、図７は図６の各部分の信号波形
図である。上記図において１１は遅延チェーン、Ｇ１２
乃至Ｇ１４はインバーター、ＭＮ５乃至ＭＮ１０はｎチ
ャンネルＭＯＳＦＥＴ、ＭＰ２乃至ＭＰ７はＰチャンネ
ルＭＯＳＦＥＴを夫々示す。
【０００７】本発明によるアドレス遷移検出回路は図４
のＡ，Ｂに示す通り、アドレスＡｉが入力されるインバ
ーターＧ１２にインバーターＧ１３を連結し、上記イン
バーターＧ１３に一定のパルス幅を発生させる遅延チェ
ーン１１を連結し、上記遅延チェーン１１にインバータ
ーＧ１４を連結して構成されたインバーターチェーン
と、アドレスＡｉをゲート入力とし電源Ｖｃｃにソース
が連結されたＰチャンネルＭＯＳＦＥＴ ＭＰ２のドレ
インにＰチャンネルＭＯＳＦＥＴ ＭＰ３のソースを連
結し、上記ＰチャンネルＭＯＳＦＥＴ ＭＰ３のゲート
に上記インバーターＧ１４の出力端ｂ’を連結し、上記
ＰチャンネルＭＯＳＦＥＴ ＭＰ３のドレインへＡＴＤ
を出力し、上記電源Ｖｃｃにソースを連結したＰチャン
ネルＭＯＳＦＥＴ ＭＰ４のゲートに上記インバーター
Ｇ１２の出力端ａ’を連結し、上記ＰチャンネルＭＯＳ
ＦＥＴ ＭＰ４のドレインにＰチャンネルＭＯＳＦＥＴ
ＭＰ５のソースを連結し、上記ＰチャンネルＭＯＳＦ
ＲＴ ＭＰ５のゲートに上記遅延チェーン１１の出力端
ｂを連結し、上記ＰチャンネルＭＯＳＦＥＴ ＭＰ５の
ドレインに上記ＰチャンネルＭＯＳＦＥＴ ＭＰ３のド
レインを連結し、上記ＰチャンネルＭＯＳＦＥＴ ＭＰ
３のドレインにｎチャンネルＭＯＳＦＥＴ ＭＮ５のド
レインを連結し、上記ｎチャンネルＭＯＳＦＥＴ ＭＮ
５のソースは上記インバーターＧ１２の出力端ａ’に連
結し、上記ｎチャンネルＭＯＳＦＥＴＭＮ５のゲートに
上記遅延チェーン１１の出力端ｂを連結し、上記Ｐチャ
ンネルＭＯＳＦＥＴ ＭＰ３のドレインにｎチャンネル
ＭＯＳＦＥＴ ＭＮ６のドレインを連結し、上記ｎチャ
ンネルＭＯＳＦＥＴ ＭＮ６のゲートにインバーターＧ
１２の出力端ａ’を連結し、上記ｎチャンネルＭＯＳＦ
ＥＴ ＭＮ６のソースは上記遅延チェーン１１の出力端
に連結して構成したＡＴＤ信号発生器で構成される。
のＡ，Ｂに示す通り、アドレスＡｉが入力されるインバ
ーターＧ１２にインバーターＧ１３を連結し、上記イン
バーターＧ１３に一定のパルス幅を発生させる遅延チェ
ーン１１を連結し、上記遅延チェーン１１にインバータ
ーＧ１４を連結して構成されたインバーターチェーン
と、アドレスＡｉをゲート入力とし電源Ｖｃｃにソース
が連結されたＰチャンネルＭＯＳＦＥＴ ＭＰ２のドレ
インにＰチャンネルＭＯＳＦＥＴ ＭＰ３のソースを連
結し、上記ＰチャンネルＭＯＳＦＥＴ ＭＰ３のゲート
に上記インバーターＧ１４の出力端ｂ’を連結し、上記
ＰチャンネルＭＯＳＦＥＴ ＭＰ３のドレインへＡＴＤ
を出力し、上記電源Ｖｃｃにソースを連結したＰチャン
ネルＭＯＳＦＥＴ ＭＰ４のゲートに上記インバーター
Ｇ１２の出力端ａ’を連結し、上記ＰチャンネルＭＯＳ
ＦＥＴ ＭＰ４のドレインにＰチャンネルＭＯＳＦＥＴ
ＭＰ５のソースを連結し、上記ＰチャンネルＭＯＳＦ
ＲＴ ＭＰ５のゲートに上記遅延チェーン１１の出力端
ｂを連結し、上記ＰチャンネルＭＯＳＦＥＴ ＭＰ５の
ドレインに上記ＰチャンネルＭＯＳＦＥＴ ＭＰ３のド
レインを連結し、上記ＰチャンネルＭＯＳＦＥＴ ＭＰ
３のドレインにｎチャンネルＭＯＳＦＥＴ ＭＮ５のド
レインを連結し、上記ｎチャンネルＭＯＳＦＥＴ ＭＮ
５のソースは上記インバーターＧ１２の出力端ａ’に連
結し、上記ｎチャンネルＭＯＳＦＥＴＭＮ５のゲートに
上記遅延チェーン１１の出力端ｂを連結し、上記Ｐチャ
ンネルＭＯＳＦＥＴ ＭＰ３のドレインにｎチャンネル
ＭＯＳＦＥＴ ＭＮ６のドレインを連結し、上記ｎチャ
ンネルＭＯＳＦＥＴ ＭＮ６のゲートにインバーターＧ
１２の出力端ａ’を連結し、上記ｎチャンネルＭＯＳＦ
ＥＴ ＭＮ６のソースは上記遅延チェーン１１の出力端
に連結して構成したＡＴＤ信号発生器で構成される。
【０００８】図５を参照して上記アドレス遷移検出回路
の動作を説明すると次の通りである。
の動作を説明すると次の通りである。
【０００９】区間Ｔ１ではアドレスＡｉがローベルにな
り、インバーターＧ１２の出力端ａ’とインバーターＧ
１４の出力端ｂ’がハイレベルになって、電源Ｖｃｃか
らＡＴＤへの電流回路が遮断された状態でクロスカップ
ルドされたｎチャンネルＭＯＳＦＥＴ ＭＮ６がオンに
なりＡＴＤはロー状態になる。
り、インバーターＧ１２の出力端ａ’とインバーターＧ
１４の出力端ｂ’がハイレベルになって、電源Ｖｃｃか
らＡＴＤへの電流回路が遮断された状態でクロスカップ
ルドされたｎチャンネルＭＯＳＦＥＴ ＭＮ６がオンに
なりＡＴＤはロー状態になる。
【００１０】区間Ｔ２はアドレスＡｉがハイレベルに遷
移してインバーターＧ１２の出力端ａ’と遅延チェーン
１１の出力端ｂがローレベルになり、クロスカップルド
されたｎチャンネルＭＯＳＦＥＴ ＭＮ５，ＭＮ６がオ
フになり、ＡＴＤはハイ状態のパルスを発生する。
移してインバーターＧ１２の出力端ａ’と遅延チェーン
１１の出力端ｂがローレベルになり、クロスカップルド
されたｎチャンネルＭＯＳＦＥＴ ＭＮ５，ＭＮ６がオ
フになり、ＡＴＤはハイ状態のパルスを発生する。
【００１１】区間Ｔ３ではアドレスＡｉがハイ状態から
遅延チェーン１１の出力端ｂがハイへ遷移して電源Ｖｃ
ｃからＡＴＤへの電流経路が遮断された状態でｎチャン
ネルＭＯＳＦＥＴ ＭＮ５がオンになり、ＡＴＤはロー
状態になる。
遅延チェーン１１の出力端ｂがハイへ遷移して電源Ｖｃ
ｃからＡＴＤへの電流経路が遮断された状態でｎチャン
ネルＭＯＳＦＥＴ ＭＮ５がオンになり、ＡＴＤはロー
状態になる。
【００１２】区間Ｔ４ではアドレスＡｉがローへ遷移し
てインバーターＧ１４の出力端ｂ’がローになり、Ｐチ
ャンネルＭＯＳＦＥＴ ＭＰ２，ＭＰ３がオンになっ
て、ＡＴＤがハイになる。
てインバーターＧ１４の出力端ｂ’がローになり、Ｐチ
ャンネルＭＯＳＦＥＴ ＭＰ２，ＭＰ３がオンになっ
て、ＡＴＤがハイになる。
【００１３】区間Ｔ５ではアドレスＡｉがロー状態でイ
ンバーターＧ１２の出力端ａ’がハイになり、遅延チェ
ーン１１の出力端ｂがローになって、ｎチャンネルＭＯ
ＳＦＥＴ ＭＮ６がオンになり、ＡＴＤはローになる。
ンバーターＧ１２の出力端ａ’がハイになり、遅延チェ
ーン１１の出力端ｂがローになって、ｎチャンネルＭＯ
ＳＦＥＴ ＭＮ６がオンになり、ＡＴＤはローになる。
【００１４】図６のアドレス遷移検出回路は図５のアド
レス遷移検出回路の別他の構成例であって、構成を変え
てＰチャンネルＭＯＳＦＥＴ ＭＰ２乃至ＭＰ５をｎチ
ャンネルＭＯＳＦＥＴ ＭＮ７乃至ＭＮ１０に代替し、
ｎチャンネルＭＯＳＦＥＴＭＮ５，ＭＮ６をＰチャンネ
ルＭＯＳＦＥＴ ＭＰ６，ＭＰ７に代替して構成し、図
７に示す通りアドレスが遷移する都度一定のパルス幅を
有する検出出力ＡＴＤを送り出す。
レス遷移検出回路の別他の構成例であって、構成を変え
てＰチャンネルＭＯＳＦＥＴ ＭＰ２乃至ＭＰ５をｎチ
ャンネルＭＯＳＦＥＴ ＭＮ７乃至ＭＮ１０に代替し、
ｎチャンネルＭＯＳＦＥＴＭＮ５，ＭＮ６をＰチャンネ
ルＭＯＳＦＥＴ ＭＰ６，ＭＰ７に代替して構成し、図
７に示す通りアドレスが遷移する都度一定のパルス幅を
有する検出出力ＡＴＤを送り出す。
【００１５】
【発明の効果】上記の通り構成されて作動する本発明は
アドレス遷移検出パルス発生の間電流経路を遮断するた
め、電力の消耗を防ぐ効果がある。
アドレス遷移検出パルス発生の間電流経路を遮断するた
め、電力の消耗を防ぐ効果がある。
【図１】従来のアドレス遷移検出回路の構成図である。
【図２】図１の各部分の信号波形図である。
【図３】従来のアドレス遷移検出回路の構成図である。
【図４】Ａ及びＢは本発明によるアドレス遷移検出回路
の一実施例示図である。
の一実施例示図である。
【図５】図４の各部分の信号波形図である。
【図６】Ａ及びＢは本発明によるアドレス遷移検出回路
の別他の実施例示図である。
の別他の実施例示図である。
【図７】図６の各部分の信号波形図である。
１，１１ 遅延チェーン Ｇ１，Ｇ３乃至Ｇ１４ インバーター Ｇ２ 排他的ＯＲゲート ＭＮ１乃至ＭＮ１０，ＭＰ１乃至ＭＰ７ ＭＯＳＦＥＴ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−220290（ＪＰ，Ａ)
Claims (2)
- 【請求項１】 入力されるアドレス（Ａｉ）の変化を検
出して一定の幅を有するパルスを発生させるアドレス遷
移検出回路において；上記アドレス（Ａｉ）が入力され
て上記アドレスを反転させる第１インバーター（Ｇ１
２）、上記第１インバーター（Ｇ１２）に連結され、多
数のインバーターで構成されて一定のパルス幅を発生さ
せる遅延チェーン（１１）及び上記遅延チェーン（１
１）に連結されて上記遅延チェーン（１１）の出力を反
転させる第２インバーター（Ｇ１４）で構成されたイン
バーターチェーンと、上記アドレス（Ａｉ）をゲート入
力とし、電源（Ｖｃｃ）にソースが連結された第１Ｐチ
ャンネルＭＯＳＦＥＴ（ＭＰ２）、上記第１インバータ
ー（Ｇ１２）の出力をゲート入力とし、上記電源（Ｖｃ
ｃ）にソースが連結された第３ＰチャンネルＭＯＳＦＥ
Ｔ（ＭＰ４）、上記第２インバーター（Ｇ１４）の出力
をゲート入力とし；上記第１ＰチャンネルＭＯＳＦＥＴ
（ＭＰ２）のドレインにソースが連結された第２Ｐチャ
ンネルＭＯＳＦＥＴ（ＭＰ３）、上記遅延チェーン（１
１）の出力をゲート入力とし、上記第３チャンネルＭＯ
ＳＦＥＴ（ＭＰ４）のドレインにソースが連結され、上
記第２ＰチャンネルＭＯＳＦＥＴ（ＭＰ３）のドレイン
にドレインが連結され、上記ドレインへアドレス遷移検
出信号（ＡＴＤ）を出力する第４ＰチャンネルＭＯＳＦ
ＥＴ（ＭＰ５）、上記第２ＰチャンネルＭＯＳＦＥＴ
（ＭＰ３）のドレインにドレインが連結され、上記遅延
チェーン（１１）の出力をゲート入力とし、上記第１イ
ンバーター（Ｇ１２）の出力端にソースが連結された第
１ｎチャンネルＭＯＳＦＥＴ（ＭＮ５）、及び上記第２
ＰチャンネルＭＯＳＦＥＴ（ＭＰ３）のドレインにドレ
インが連結され、上記第１インバーター（Ｇ１２）の出
力を入力とし、上記遅延チェーン（１１）の出力端にソ
ースが連結された第２ｎチャンネルＭＯＳＦＥＴ（ＭＮ
６）で構成されたＡＴＤ信号発生器で構成されることを
特徴とするアドレス遷移検出回路。 - 【請求項２】入力されるアドレス（Ａｉ）の変化を検出
して一定の幅を有するパルスを発生させるアドレス遷移
検出回路において；上記アドレス（Ａｉ）が入力されて
上記アドレスを反転させる第１インバーター（Ｇ１
２）、上記第１インバーター（Ｇ１２）連結され多数の
インバーターで構成されて一定のパルス幅を発生せる遅
延チェーン（１１）、及び上記遅延（１１）に連結され
て上記遅延チェーン（１１）の出力を反転させる第２イ
ンバーター（Ｇ１４）で構成されたインバーターチェー
ンと、上記第１インバーター（Ｇ１２）の出力端にソー
スを連結し、上記遅延チェーン（１１）の出力端にゲー
トを連結した第１ＰチャンネルＭＯＳＦＥＴ（ＭＰ
６）、上記遅延チェーン（１１）の出力端にソースを連
結し、上記第１インバーター（Ｇ１２）の出力端にゲー
トを連結し、上記ＰチャンネルＭＯＳＦＥＴ（ＭＰ６）
のドレインにドレインが連結された第２ＰチャンネルＭ
ＯＳＦＥＴ（ＭＰ７）、上記アドレス（Ａｉ）をゲート
入力端とし、上記第１ＰチャンネルＭＯＳＦＥＴ（ＭＰ
６）のドレインにドレインが連結されて、上記ドレイン
へアドレス遷移検出信号（ＡＴＤ）を出力する第１ｎチ
ャンネルＭＯＳＦＥＴ（ＭＮ７）、上記第１インバータ
ー（Ｇ１２）の出力端にゲートが連結され、上記第２Ｐ
チャンネルＭＯＳＦＥＴ（ＭＰ７）のドレインにドレイ
ンが連結された第２チャンネルＭＯＳＦＥＴ（ＭＮ
８）、上記遅延チェーン（１１）の出力端にゲートが連
結され、上記第２ｎチャンネルＭＯＳＦＥＴ（ＭＮ８）
のソースにドレインが連結された第３ｎチャンネルＭＯ
ＳＦＥＴ（ＭＮ１０）及び、上記第２インバーター（Ｇ
１４）の出力端にゲートが連結され、上記第１ｎチャン
ネルＭＯＳＦＥＴ（ＭＮ７）のソースにドレインが連結
された第４ｎチャンネル（ＭＮ９）で構成されることを
特徴とするアドレス遷移検出回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019900019625A KR930006970B1 (ko) | 1990-11-30 | 1990-11-30 | 어드레스 천이 검출회로 |
| KR19625/1990 | 1990-11-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04298888A JPH04298888A (ja) | 1992-10-22 |
| JP2512253B2 true JP2512253B2 (ja) | 1996-07-03 |
Family
ID=19306856
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3316118A Expired - Fee Related JP2512253B2 (ja) | 1990-11-30 | 1991-11-29 | アドレス遷移検出回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5159574A (ja) |
| JP (1) | JP2512253B2 (ja) |
| KR (1) | KR930006970B1 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5327394A (en) * | 1992-02-04 | 1994-07-05 | Micron Technology, Inc. | Timing and control circuit for a static RAM responsive to an address transition pulse |
| US5374894A (en) * | 1992-08-19 | 1994-12-20 | Hyundai Electronics America | Transition detection circuit |
| KR950004855B1 (ko) * | 1992-10-30 | 1995-05-15 | 현대전자산업 주식회사 | 반도체 메모리 소자의 어드레스 전이 검출 회로 |
| US5313120A (en) * | 1993-01-22 | 1994-05-17 | Motorola, Inc. | Address buffer with ATD generation |
| JPH07141889A (ja) * | 1993-06-22 | 1995-06-02 | Sharp Corp | 半導体記憶装置 |
| JPH0982085A (ja) * | 1995-09-13 | 1997-03-28 | Sharp Corp | 半導体記憶装置 |
| US5566130A (en) * | 1995-11-09 | 1996-10-15 | The United States Of America As Represented By The Secretary Of The Air Force | Address transition detection (ATD) circuit for asynchronous VLSI chips |
| JP3109986B2 (ja) * | 1996-03-22 | 2000-11-20 | シャープ株式会社 | 信号遷移検出回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4592028A (en) * | 1982-06-09 | 1986-05-27 | Tokyo Shibaura Denki Kabushiki Kaisha | Memory device |
| JPH06101227B2 (ja) * | 1986-11-29 | 1994-12-12 | 三菱電機株式会社 | 半導体メモリ装置 |
-
1990
- 1990-11-30 KR KR1019900019625A patent/KR930006970B1/ko not_active IP Right Cessation
-
1991
- 1991-11-26 US US07/798,634 patent/US5159574A/en not_active Expired - Lifetime
- 1991-11-29 JP JP3316118A patent/JP2512253B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5159574A (en) | 1992-10-27 |
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