JPH08287689A - マルチ・リファレンス・センス・アンプ - Google Patents
マルチ・リファレンス・センス・アンプInfo
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- JPH08287689A JPH08287689A JP8017307A JP1730796A JPH08287689A JP H08287689 A JPH08287689 A JP H08287689A JP 8017307 A JP8017307 A JP 8017307A JP 1730796 A JP1730796 A JP 1730796A JP H08287689 A JPH08287689 A JP H08287689A
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- Computer Hardware Design (AREA)
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Abstract
(57)【要約】
【課題】 内部的に信号入力を複数のリファレンス入力
と比較し、前記比較に基づいた出力を生成するセンス・
アンプであって、広帯域にわたり機能することができる
センス・アンプを提供する。 【解決手段】 複数のリファレンス入力と、少なくとも
１つの信号入力と、少なくとも１つの信号出力とを有
し、内部で、前記信号入力と複数のリファレンス入力の
平均値とを比較し、前記比較に基づいた出力を生成し、
広帯域に渡り動作するセンス・アンプを、複数のトラン
ジスタより構成する。場合によっては、前記出力をラッ
チさせたバイナリ信号にする。
と比較し、前記比較に基づいた出力を生成するセンス・
アンプであって、広帯域にわたり機能することができる
センス・アンプを提供する。 【解決手段】 複数のリファレンス入力と、少なくとも
１つの信号入力と、少なくとも１つの信号出力とを有
し、内部で、前記信号入力と複数のリファレンス入力の
平均値とを比較し、前記比較に基づいた出力を生成し、
広帯域に渡り動作するセンス・アンプを、複数のトラン
ジスタより構成する。場合によっては、前記出力をラッ
チさせたバイナリ信号にする。
Description
【０００１】
【発明の属する技術分野】本発明は、一般的には、セン
ス・アンプに関するものであり、より詳細には、内部的
に信号入力を複数のリファレンス入力と比較し、前記比
較に基づいた出力を生成するセンス・アンプに関するも
のである。
ス・アンプに関するものであり、より詳細には、内部的
に信号入力を複数のリファレンス入力と比較し、前記比
較に基づいた出力を生成するセンス・アンプに関するも
のである。
【０００２】
【従来の技術】ＣＭＯＳ ＲＯＭ（リード・オンリ・メ
モリ）は、一般的には、"１"に対応する個々のトランジ
スタと"０"に対応するトランジスタがない部分とからな
る配列素子とともに設計されてきた。ビットは、行列の
各交点でのトランジスタ・スイッチの有無によってスト
アされる。そのため、論理的"１"の場合、トランジスタ
はオンになって関連するビット・ラインをディスチャー
ジし、一方、論理的"０"の場合、トランジストタによる
ビット・ラインのディスチャージは行われない。そのよ
うな標準的な配列素子を用いて、"１"の信号振幅は、最
終的には、全供給電圧ＶDDに達する。
モリ）は、一般的には、"１"に対応する個々のトランジ
スタと"０"に対応するトランジスタがない部分とからな
る配列素子とともに設計されてきた。ビットは、行列の
各交点でのトランジスタ・スイッチの有無によってスト
アされる。そのため、論理的"１"の場合、トランジスタ
はオンになって関連するビット・ラインをディスチャー
ジし、一方、論理的"０"の場合、トランジストタによる
ビット・ラインのディスチャージは行われない。そのよ
うな標準的な配列素子を用いて、"１"の信号振幅は、最
終的には、全供給電圧ＶDDに達する。
【０００３】センス動作で通常選択されるリファレンス
信号（例えば、メモリ・アレイ・アクセス信号）は、論
理的"１"と同じ電流ドライブによりディスチャージされ
るビット・ラインである。しかしながら、容量負荷を２
倍にして進展速度（rate ofdevelopment）を半分にする
と、リファレンス信号は、ある持続期間後、論理的"１"
と論理的"０"信号の中間的な信号になる。例として、図
１に示すように、時間ｘ1で、 リファレンス信号電圧
は、"１"と"０"の間のほぼ中間である。
信号（例えば、メモリ・アレイ・アクセス信号）は、論
理的"１"と同じ電流ドライブによりディスチャージされ
るビット・ラインである。しかしながら、容量負荷を２
倍にして進展速度（rate ofdevelopment）を半分にする
と、リファレンス信号は、ある持続期間後、論理的"１"
と論理的"０"信号の中間的な信号になる。例として、図
１に示すように、時間ｘ1で、 リファレンス信号電圧
は、"１"と"０"の間のほぼ中間である。
【０００４】代替として、ＤＲＡＭ（ダイナミック・ラ
ンダム・アクセス・メモリ）と同じように、容量的にリ
ファレンス・レベルを平均することによって、リファレ
ンス・レベルを生成することができる。
ンダム・アクセス・メモリ）と同じように、容量的にリ
ファレンス・レベルを平均することによって、リファレ
ンス・レベルを生成することができる。
【０００５】結果として生じる"１"の信号とリファレン
ス信号との差信号は最大となった後に、リファレンス振
幅が"１"の信号に近づくにつれて時間とともに少なくな
り、そのためにその進展のある点以降は無視されるよう
になる。例として、再度、図１を参照すると、時間ｘ0
での"１"との差信号が、時間ｘ2 での"１"との差信号よ
り大きいことが理解できる。そのようなリファレンス信
号をうまく利用するには、"１"の信号とリファレンス信
号との差が減少し始める前に、信号をラッチすることが
必要である。このことは、通常、広いクロックの長所を
利用することをしないし、動作周波数が減少する時のパ
ルスを選択することもしないセルフ・リストア回路によ
って達成される。セルフ・リストア回路、すなわち、セ
ルフ・タイム回路は、アレイ出力信号をラッチするよう
なタイミング機能を実行する回路の遅延に依存するもの
である。このことは、広帯域にわたり動作させることが
要求され、より低速のアプリケーションではより低速の
チップが用いられるＲＯＭにとって、不利である。
ス信号との差信号は最大となった後に、リファレンス振
幅が"１"の信号に近づくにつれて時間とともに少なくな
り、そのためにその進展のある点以降は無視されるよう
になる。例として、再度、図１を参照すると、時間ｘ0
での"１"との差信号が、時間ｘ2 での"１"との差信号よ
り大きいことが理解できる。そのようなリファレンス信
号をうまく利用するには、"１"の信号とリファレンス信
号との差が減少し始める前に、信号をラッチすることが
必要である。このことは、通常、広いクロックの長所を
利用することをしないし、動作周波数が減少する時のパ
ルスを選択することもしないセルフ・リストア回路によ
って達成される。セルフ・リストア回路、すなわち、セ
ルフ・タイム回路は、アレイ出力信号をラッチするよう
なタイミング機能を実行する回路の遅延に依存するもの
である。このことは、広帯域にわたり動作させることが
要求され、より低速のアプリケーションではより低速の
チップが用いられるＲＯＭにとって、不利である。
【０００６】前述のことより、時間とともに消滅するこ
とがないリファレンス信号を提供するとともに広帯域に
わたり機能することができるセンス・アンプが必要であ
る。
とがないリファレンス信号を提供するとともに広帯域に
わたり機能することができるセンス・アンプが必要であ
る。
【０００７】
【発明が解決しようとする課題】内部的に信号入力を複
数のリファレンス入力と比較し、前記比較に基づいて出
力を生成するセンス・アンプであって、時間とともに消
滅することがないリファレンス信号を提供するとともに
広帯域にわたり機能することができるセンス・アンプを
提供する。
数のリファレンス入力と比較し、前記比較に基づいて出
力を生成するセンス・アンプであって、時間とともに消
滅することがないリファレンス信号を提供するとともに
広帯域にわたり機能することができるセンス・アンプを
提供する。
【０００８】
【課題を解決するための手段】本発明は、広帯域にわた
り動作する複数のリファレンス入力を有するセンス・ア
ンプに関するものであり、そこでのリファレンス信号
は、時間とともに消滅することがなく、関連技術の制限
と短所に関係する問題の１つ以上を実質的に取り除くも
のである。
り動作する複数のリファレンス入力を有するセンス・ア
ンプに関するものであり、そこでのリファレンス信号
は、時間とともに消滅することがなく、関連技術の制限
と短所に関係する問題の１つ以上を実質的に取り除くも
のである。
【０００９】これらの利点および他の利点を達成するた
め、そして、具体化された本発明および本明細書中に広
範に記載した本発明の目的にしたがって、本発明の１つ
の具体例においては、複数のリファレンス入力と、少な
くとも１つの信号入力と、少なくとも１つの信号出力と
を有するセンス・アンプが提供され、該アンプは、内部
的に前記信号入力をリファレンス入力の平均値と比較
し、前記比較に基づいて出力を生成する手段を含む。あ
る場合においては、前記出力はラッチされたバイナリ信
号であってよい。
め、そして、具体化された本発明および本明細書中に広
範に記載した本発明の目的にしたがって、本発明の１つ
の具体例においては、複数のリファレンス入力と、少な
くとも１つの信号入力と、少なくとも１つの信号出力と
を有するセンス・アンプが提供され、該アンプは、内部
的に前記信号入力をリファレンス入力の平均値と比較
し、前記比較に基づいて出力を生成する手段を含む。あ
る場合においては、前記出力はラッチされたバイナリ信
号であってよい。
【００１０】本発明の別の面において、センス・アンプ
の出力を生成する方法であって、（１）複数のリファレ
ンス入力信号を読むステップ、（２）リファレンス信号
の値を平均するステップ、（３）信号入力を読むステッ
プ、（４）信号入力をリファレンス信号の値の平均値と
比較するステップ、（５）比較に基づいて出力を生成す
るステップ、を含む方法が提供される。
の出力を生成する方法であって、（１）複数のリファレ
ンス入力信号を読むステップ、（２）リファレンス信号
の値を平均するステップ、（３）信号入力を読むステッ
プ、（４）信号入力をリファレンス信号の値の平均値と
比較するステップ、（５）比較に基づいて出力を生成す
るステップ、を含む方法が提供される。
【００１１】前述の一般的な記載と後述する詳細な記載
は、例としてのもの、かつ説明的なものであり、請求し
たような発明のさらなる説明を提供するものであること
が理解されるであろう。
は、例としてのもの、かつ説明的なものであり、請求し
たような発明のさらなる説明を提供するものであること
が理解されるであろう。
【００１２】
【発明の実施の形態】図面、より詳細には図２を参照す
ると、本発明によるマルチ・リファレンス・センス・ア
ンプの概略図が示されており、全体が参照番号１０とし
て示されている。メイン・アンプは、トランジスタＱ
1 、Ｑ2 およびＱ3 からなる。トランジスタＱ1 は、信
号入力に接続され、トランジスタＱ2 とＱ3 は、それぞ
れ"１"と"０"のリファレンス・ラインに接続されてい
る。"１"と"０"のリファレンス・ラインは、それぞれ理
論的"１"と"０"の信号と同じに見えるように設計されて
いる。限定としてではなく、例として述べるに、２つの
リファレンス入力が本具体例に示されている。しかしな
がら、本発明に従って任意の複数のリファレンス入力を
使用してもよい。
ると、本発明によるマルチ・リファレンス・センス・ア
ンプの概略図が示されており、全体が参照番号１０とし
て示されている。メイン・アンプは、トランジスタＱ
1 、Ｑ2 およびＱ3 からなる。トランジスタＱ1 は、信
号入力に接続され、トランジスタＱ2 とＱ3 は、それぞ
れ"１"と"０"のリファレンス・ラインに接続されてい
る。"１"と"０"のリファレンス・ラインは、それぞれ理
論的"１"と"０"の信号と同じに見えるように設計されて
いる。限定としてではなく、例として述べるに、２つの
リファレンス入力が本具体例に示されている。しかしな
がら、本発明に従って任意の複数のリファレンス入力を
使用してもよい。
【００１３】トランジスタＱ2 とＱ3 は、リファレンス
入力電圧を平均することにより、平均電流を生成するよ
うに機能する。特に、トランジスタＱ2 とＱ3 のサイズ
は、リファレンス入力電圧を平均し、この平均リファレ
ンス電圧をＱ1 での入力信号電圧と比較し、トランジス
タＱ5 〜Ｑ8 からなるラッチ回路への入力として、適正
な出力電流差を生成するように選択される。チャンル長
が等しいならば、トランジスタＱ2 とＱ3 の幅は互いに
等しく、かつトランジスタＱ1 の幅の半分とすべきであ
る。結果として得られる"１"、"０"および平均リファレ
ンス信号を図３に示す。
入力電圧を平均することにより、平均電流を生成するよ
うに機能する。特に、トランジスタＱ2 とＱ3 のサイズ
は、リファレンス入力電圧を平均し、この平均リファレ
ンス電圧をＱ1 での入力信号電圧と比較し、トランジス
タＱ5 〜Ｑ8 からなるラッチ回路への入力として、適正
な出力電流差を生成するように選択される。チャンル長
が等しいならば、トランジスタＱ2 とＱ3 の幅は互いに
等しく、かつトランジスタＱ1 の幅の半分とすべきであ
る。結果として得られる"１"、"０"および平均リファレ
ンス信号を図３に示す。
【００１４】図３の"０"リファレンス信号は、図２のト
ランジスタＱ3 の入力であり、ストアされていた"０"に
よってビット・ラインに加えられた信号を表してい
る。"１"リファレンス信号は、トランジスタＱ2 の入力
であり、ストアされていた"１"によってビット・ライン
に加えられた信号を表している。"０"リファレンス・ラ
インと"１"リファレンス・ラインの入力リファレンス電
圧は、平均リファレンスとして示される１つの入力電圧
で生成される電流に等価な平均電流を回路の右側に生成
する。これに対し、従来技術では、いわばトランジスタ
Ｑ2 あるいはＱ3 のうち１つだけが、１つのリファレン
ス信号に応じたリファレンス電流を提供するのに用いら
れるということになる。
ランジスタＱ3 の入力であり、ストアされていた"０"に
よってビット・ラインに加えられた信号を表してい
る。"１"リファレンス信号は、トランジスタＱ2 の入力
であり、ストアされていた"１"によってビット・ライン
に加えられた信号を表している。"０"リファレンス・ラ
インと"１"リファレンス・ラインの入力リファレンス電
圧は、平均リファレンスとして示される１つの入力電圧
で生成される電流に等価な平均電流を回路の右側に生成
する。これに対し、従来技術では、いわばトランジスタ
Ｑ2 あるいはＱ3 のうち１つだけが、１つのリファレン
ス信号に応じたリファレンス電流を提供するのに用いら
れるということになる。
【００１５】再び、図２を参照すると、アンプは、セン
ス・アンプ・イネーブルをトランジスタＱ4 のゲートへ
入力することにより駆動される。十分な電圧が信号とリ
ファレンス入力とで生成された時に、この入力は正にな
る。
ス・アンプ・イネーブルをトランジスタＱ4 のゲートへ
入力することにより駆動される。十分な電圧が信号とリ
ファレンス入力とで生成された時に、この入力は正にな
る。
【００１６】アンプの出力は、トランジスタＱ5 、Ｑ
6 、Ｑ7 およびＱ8 からなるラッチ回路と接続してもよ
い。交差結合したラッチ・ノード２０（＋出力）と２２
（−出力）は、センス・アンプのイネーブル・パルスに
先立って、トランジスタＱ9 とＱ10によりＶDDまで回復
する。センス・アンプがイネーブルのとき、いくらかの
電流が両トランジスタＱ5 とＱ6 に流れる。信号に起因
するこれらの電流の差は、電力供給信号電圧がフルにな
るまで、ラッチ・ノード２０と２２で、時間とともに拡
大する電圧差を引き起こす。トランジスタＱ11とＱ
12は、センス・アンプ・イネーブル入力が不活性となっ
た後にラッチの静的状態を保つために、必要とされても
よい。
6 、Ｑ7 およびＱ8 からなるラッチ回路と接続してもよ
い。交差結合したラッチ・ノード２０（＋出力）と２２
（−出力）は、センス・アンプのイネーブル・パルスに
先立って、トランジスタＱ9 とＱ10によりＶDDまで回復
する。センス・アンプがイネーブルのとき、いくらかの
電流が両トランジスタＱ5 とＱ6 に流れる。信号に起因
するこれらの電流の差は、電力供給信号電圧がフルにな
るまで、ラッチ・ノード２０と２２で、時間とともに拡
大する電圧差を引き起こす。トランジスタＱ11とＱ
12は、センス・アンプ・イネーブル入力が不活性となっ
た後にラッチの静的状態を保つために、必要とされても
よい。
【００１７】アンプの動作を、図２と図３を参照しなが
ら述べる。最大可能信号（ｍａｘｉｍｕｍ ｐｏｓｓｉ
ｂｌｅ ｓｉｇｎａｌ）、つまり、信号が十分に生成さ
れたところでは、"０"リファレンス信号はＶDDであ
り、"１"リファレンス信号はゼロ・ボルトに落ちてお
り、実際の"０"または"１"の入力信号も同様に、それぞ
れＶDDとゼロ・ボルトとである。
ら述べる。最大可能信号（ｍａｘｉｍｕｍ ｐｏｓｓｉ
ｂｌｅ ｓｉｇｎａｌ）、つまり、信号が十分に生成さ
れたところでは、"０"リファレンス信号はＶDDであ
り、"１"リファレンス信号はゼロ・ボルトに落ちてお
り、実際の"０"または"１"の入力信号も同様に、それぞ
れＶDDとゼロ・ボルトとである。
【００１８】"０"の入力信号の場合について、更に詳細
に記述する。トランジスタＱ1 のゲートにおける信号入
力がＶDDで、トランジスタＱ2 のゲートにおける"１"の
リファレンス信号がゼロ・ボルトで、トランジスタＱ3
のゲートにおける"０"のリファレンス信号がＶDDであ
る。これらのパラメータの下では、トランジスタＱ4 の
ゲートにおけるセンス・アンプ・イネーブルが立上り、
トランジスタＱ4 が導通しているときはトランジスタＱ
2 は導通しておらず、トランジスタＱ4 の電流はＱ1 と
Ｑ3 のそれぞれの幅に比例してトランジスタＱ1 とＱ3
に分配される。上述のように、トランジスタＱ1 の幅が
トランジスタＱ3 の幅の２倍であるなら、トランジスタ
Ｑ1 はトランジスタＱ4 の電流の３分の２を導通させ、
一方、トランジスタＱ3 はトランジスタＱ4 の電流の残
りの３分の１導通させることになる。
に記述する。トランジスタＱ1 のゲートにおける信号入
力がＶDDで、トランジスタＱ2 のゲートにおける"１"の
リファレンス信号がゼロ・ボルトで、トランジスタＱ3
のゲートにおける"０"のリファレンス信号がＶDDであ
る。これらのパラメータの下では、トランジスタＱ4 の
ゲートにおけるセンス・アンプ・イネーブルが立上り、
トランジスタＱ4 が導通しているときはトランジスタＱ
2 は導通しておらず、トランジスタＱ4 の電流はＱ1 と
Ｑ3 のそれぞれの幅に比例してトランジスタＱ1 とＱ3
に分配される。上述のように、トランジスタＱ1 の幅が
トランジスタＱ3 の幅の２倍であるなら、トランジスタ
Ｑ1 はトランジスタＱ4 の電流の３分の２を導通させ、
一方、トランジスタＱ3 はトランジスタＱ4 の電流の残
りの３分の１導通させることになる。
【００１９】出力ノード２０と２２は、それぞれトラン
ジスタＱ10とＱ9 により、ＶDDにプリチャージされてお
り（ＰＲＥＱ）、両方ともＶDDからスタートすることに
なる。トランジスタＱ1 の電流は、トランジスタＱ5 を
介して、出力ノード２０ヘ流れ、ディスチャージを開始
させる。トランジスタＱ3 の電流は、トランジスタＱ6
を介して、出力ノード２２ヘ流れ、ディスチャージを開
始させる。ノード２２が受け取る電流の２倍の電流をノ
ード２０が受け取るから、ノード２０は２倍の速さでデ
ィスチャージする。ノード２０がＶDDからトランジスタ
Ｑ8 のしきい値電圧を引いた値を下まわると、トランジ
スタＱ8 はオンになりノード２２のさらなるディスチャ
ージを防ぎ、ノード２０がゼロ・ボルトまでディスチャ
ージを続けている間に、ノード２２をＶDDに引き上げ
る。ノード２０が下がると、トランジスタＱ6 での導通
は阻止される。逆に、ノード２２が上がると、トランジ
スタＱ5 での導通が促進され、トランジスタＱ5 〜Ｑ8
により形成されるラッチの再生動作を助ける。
ジスタＱ10とＱ9 により、ＶDDにプリチャージされてお
り（ＰＲＥＱ）、両方ともＶDDからスタートすることに
なる。トランジスタＱ1 の電流は、トランジスタＱ5 を
介して、出力ノード２０ヘ流れ、ディスチャージを開始
させる。トランジスタＱ3 の電流は、トランジスタＱ6
を介して、出力ノード２２ヘ流れ、ディスチャージを開
始させる。ノード２２が受け取る電流の２倍の電流をノ
ード２０が受け取るから、ノード２０は２倍の速さでデ
ィスチャージする。ノード２０がＶDDからトランジスタ
Ｑ8 のしきい値電圧を引いた値を下まわると、トランジ
スタＱ8 はオンになりノード２２のさらなるディスチャ
ージを防ぎ、ノード２０がゼロ・ボルトまでディスチャ
ージを続けている間に、ノード２２をＶDDに引き上げ
る。ノード２０が下がると、トランジスタＱ6 での導通
は阻止される。逆に、ノード２２が上がると、トランジ
スタＱ5 での導通が促進され、トランジスタＱ5 〜Ｑ8
により形成されるラッチの再生動作を助ける。
【００２０】電圧がラッチ・ノード２０と２２で実質的
に生成された後、センス・アンプ・イネーブルをゼロ・
ボルトまで降下させ、トランジスタＱ4 の導通を停止さ
せてよい。トランジスタＱ11とＱ12のゲートでセット入
力をＶDDに立ち上げ、ノード２４と２６をゼロ・ボルト
に保つことにより、ラッチ回路の電圧を永続させてもよ
い。セットは、センス・アンプ・イネーブルが次のサイ
クルで立ち上がる前に、再びゼロ・ボルトにならなけれ
ばならない。
に生成された後、センス・アンプ・イネーブルをゼロ・
ボルトまで降下させ、トランジスタＱ4 の導通を停止さ
せてよい。トランジスタＱ11とＱ12のゲートでセット入
力をＶDDに立ち上げ、ノード２４と２６をゼロ・ボルト
に保つことにより、ラッチ回路の電圧を永続させてもよ
い。セットは、センス・アンプ・イネーブルが次のサイ
クルで立ち上がる前に、再びゼロ・ボルトにならなけれ
ばならない。
【００２１】次に、"１"の入力信号の場合について、更
に詳細に記述する。トランジスタＱ1 のゲートにおける
信号入力は、ゼロ・ボルトである。つまり、リファレン
ス電圧は、前述の"０"の場合と同一であって、トランジ
スタＱ2 のゲートにおける"１"のリファレンス電圧がゼ
ロ・ボルトで、トランジスタＱ3 のゲートにおける"０"
のリファレンス電圧がＶDDである。したがって、センス
・アンプ・イネーブルが、トランジスタＱ4 のゲートで
立上り、トランジスタＱ4 が導通すると、トランジスタ
Ｑ1 またはＱ2 のどちらにも導通はなく、トランジスタ
Ｑ3 を介してのみＱ4 の電流が流れる。
に詳細に記述する。トランジスタＱ1 のゲートにおける
信号入力は、ゼロ・ボルトである。つまり、リファレン
ス電圧は、前述の"０"の場合と同一であって、トランジ
スタＱ2 のゲートにおける"１"のリファレンス電圧がゼ
ロ・ボルトで、トランジスタＱ3 のゲートにおける"０"
のリファレンス電圧がＶDDである。したがって、センス
・アンプ・イネーブルが、トランジスタＱ4 のゲートで
立上り、トランジスタＱ4 が導通すると、トランジスタ
Ｑ1 またはＱ2 のどちらにも導通はなく、トランジスタ
Ｑ3 を介してのみＱ4 の電流が流れる。
【００２２】前述の"０"の場合と同じように、出力ノー
ド２０と２２は、それぞれトランジスタＱ10とＱ9 によ
り、ＶDDにプリチャージされており（ＰＲＥＱ）、両方
ともＶDDからスタートすることになる。トランジスタＱ
3 の電流は、トランジスタＱ6 を介して、出力ノード２
２へ流れ、ディスチャージを開始させる。ノード２０に
は、電流が流れないので、ＶDDのレベルのままの状態で
ある。ノード２２がＶDDからトランジスタＱ7 のしきい
値電圧を引いた値を下まわると、トランジスタＱ7 はオ
ンになり、ノード２２がゼロ・ボルトまでディスチャー
ジを続けている間にノード２０でディスチャージがない
ことを確実にし、ノード２０をＶDDに保持する。ノード
２２が下がると、トランジスタＱ5 の導通は阻止され
る。逆に、ノ−ド２０がＶDDであると、トランジスタＱ
6 での導通が安定し、トランジスタＱ5 〜Ｑ8 により形
成されるラッチの再生動作を助ける。
ド２０と２２は、それぞれトランジスタＱ10とＱ9 によ
り、ＶDDにプリチャージされており（ＰＲＥＱ）、両方
ともＶDDからスタートすることになる。トランジスタＱ
3 の電流は、トランジスタＱ6 を介して、出力ノード２
２へ流れ、ディスチャージを開始させる。ノード２０に
は、電流が流れないので、ＶDDのレベルのままの状態で
ある。ノード２２がＶDDからトランジスタＱ7 のしきい
値電圧を引いた値を下まわると、トランジスタＱ7 はオ
ンになり、ノード２２がゼロ・ボルトまでディスチャー
ジを続けている間にノード２０でディスチャージがない
ことを確実にし、ノード２０をＶDDに保持する。ノード
２２が下がると、トランジスタＱ5 の導通は阻止され
る。逆に、ノ−ド２０がＶDDであると、トランジスタＱ
6 での導通が安定し、トランジスタＱ5 〜Ｑ8 により形
成されるラッチの再生動作を助ける。
【００２３】前述の"０"の場合で記載したように、トラ
ンジスタＱ11とＱ12のゲートでセット入力をＶDDに立ち
上げることにより、ラッチ回路の電圧を永続させてもよ
い。
ンジスタＱ11とＱ12のゲートでセット入力をＶDDに立ち
上げることにより、ラッチ回路の電圧を永続させてもよ
い。
【００２４】まとめると、トランジスタＱ1 への前記入
力信号が"１"である場合は、ノード２０における「＋出
力」はゼロ・ボルトであり、ノード２２における「−出
力」はＶDDである。逆に、トランジスタＱ1 への前記入
力信号が"０"である場合は、ノード２０における「＋出
力」はＶDDであり、ノード２２における「−出力」はゼ
ロ・ボルトである。
力信号が"１"である場合は、ノード２０における「＋出
力」はゼロ・ボルトであり、ノード２２における「−出
力」はＶDDである。逆に、トランジスタＱ1 への前記入
力信号が"０"である場合は、ノード２０における「＋出
力」はＶDDであり、ノード２２における「−出力」はゼ
ロ・ボルトである。
【００２５】上述の回路は、１０ミリボルトの信号差、
つまり、"０"＝ＶDD、"１"＝ＶDD−１０ｍＶの状態で確
実に動作し、リファレンス入力の平均はＶDD−５ｍＶで
ある。ラッチ・ノード２０と２２で、この信号をフル・
パワー・レベルにするのに要する時間は、現在のＣＭＯ
Ｓ技術では非常に速い。
つまり、"０"＝ＶDD、"１"＝ＶDD−１０ｍＶの状態で確
実に動作し、リファレンス入力の平均はＶDD−５ｍＶで
ある。ラッチ・ノード２０と２２で、この信号をフル・
パワー・レベルにするのに要する時間は、現在のＣＭＯ
Ｓ技術では非常に速い。
【００２６】プロセスの変化させ、特に、トランジスタ
Ｑ1 、Ｑ2 およびＱ3 の間のエラーをトラッキングする
ことで、適度な処理時間内に５０ミリボルトの入力振幅
で回路が動作することを期待することは理にかなったこ
とである。エラーをトラッキングすることは、製造プロ
セスにおける変化に起因するトランジスタのしきい値で
の僅かな変化を調べることにある。
Ｑ1 、Ｑ2 およびＱ3 の間のエラーをトラッキングする
ことで、適度な処理時間内に５０ミリボルトの入力振幅
で回路が動作することを期待することは理にかなったこ
とである。エラーをトラッキングすることは、製造プロ
セスにおける変化に起因するトランジスタのしきい値で
の僅かな変化を調べることにある。
【００２７】上記実施例により本発明を記述したが、当
業者は請求項の主旨と範囲内における変更を加えても、
実施できる発明であることを理解されるであろう。
業者は請求項の主旨と範囲内における変更を加えても、
実施できる発明であることを理解されるであろう。
【図１】従来技術における"０"、"１"およびリファレン
ス信号を比較した電圧対時間のグラフである。
ス信号を比較した電圧対時間のグラフである。
【図２】本発明によるマルチ・リファレンス・センス・
アンプを示す回路図である。
アンプを示す回路図である。
【図３】本発明による"０"、"１"および平均リファレン
ス信号を比較した電圧対時間のグラフである。
ス信号を比較した電圧対時間のグラフである。
Ｑ ： トランジスタ ＶDD ： 電圧 ２０ ： ラッチ・ノード ２２ ： ラッチ・ノード
Claims (5)
- 【請求項１】複数のリファレンス入力信号と、 少なくとも１つの信号入力と、 少なくとも１つの信号出力とを含み、 内部的に前記信号入力の値を前記リファレンス入力信号
の平均値と比較し、前記比較に基づいて前記出力を生成
する手段を有するセンス・アンプ。 - 【請求項２】前記出力がラッチされたバイナリ信号であ
ることを特徴とする請求項１記載のセンス・アンプ。 - 【請求項３】前記比較手段は、前記複数のリファレンス
入力信号ごとに当該リファレンス入力信号に接続された
リファレンス・トランジスタを含み、さらに前記少なく
とも１つの信号入力に接続された入力トランジスタを含
んでおり、 前記リファレンス・トランジスタおよび入力トランジス
タは等しいチャネル長を有し、前記リファレンス・トラ
ンジスタは互いに等しいチャネル幅を有し、前記リファ
レンス・トランジスタのチャネル幅の合計は前記入力ト
ランジスタのチャネル幅に等しいことを特徴とする請求
項１記載のセンス・アンプ。 - 【請求項４】複数のリファレンス入力信号を読み、 前記リファレンス信号の値を平均し、 信号入力を読み、 前記信号入力を前記平均リファレンス値と比較し、 前記比較に基づく出力を生成するステップを含むことを
特徴とするセンス・アンプの信号出力を生成する方法。 - 【請求項５】前記出力が、ラッチされたバイナリ信号で
あることを特徴とする請求項４記載の方法。
Applications Claiming Priority (2)
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|---|---|---|---|
| US38623895A | 1995-02-09 | 1995-02-09 | |
| US386238 | 1995-02-09 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08287689A true JPH08287689A (ja) | 1996-11-01 |
| JP3397032B2 JP3397032B2 (ja) | 2003-04-14 |
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| JP01730796A Expired - Fee Related JP3397032B2 (ja) | 1995-02-09 | 1996-02-02 | マルチ・リファレンス・センス・アンプ |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2018063745A (ja) * | 2016-10-04 | 2018-04-19 | ローム株式会社 | データ保持装置、不揮発性データ保持装置、データ読出方法 |
| JP2021526283A (ja) * | 2018-05-31 | 2021-09-30 | マイクロン テクノロジー，インク． | メモリ内の検知動作 |
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| TWI271035B (en) * | 2002-01-11 | 2007-01-11 | Samsung Electronics Co Ltd | Receiver circuit of semiconductor integrated circuit |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US4123799A (en) * | 1977-09-19 | 1978-10-31 | Motorola, Inc. | High speed IFGET sense amplifier/latch |
| US4366444A (en) * | 1981-02-02 | 1982-12-28 | Rca Corporation | Temperature-independent current trimming arrangement |
| JPS57184376A (en) * | 1981-05-09 | 1982-11-13 | Sony Corp | Signal output circuit of image pickup device |
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| JPS629590A (ja) * | 1985-07-08 | 1987-01-17 | Nec Corp | 増幅回路 |
| JPS62270098A (ja) * | 1986-05-19 | 1987-11-24 | Toshiba Corp | 半導体センス回路 |
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| JPH0492287A (ja) * | 1990-08-08 | 1992-03-25 | Internatl Business Mach Corp <Ibm> | ダイナミック・ランダム・アクセス・メモリ |
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-
1996
- 1996-01-19 EP EP96480002A patent/EP0726578A1/en not_active Withdrawn
- 1996-02-02 JP JP01730796A patent/JP3397032B2/ja not_active Expired - Fee Related
- 1996-09-04 US US08/707,366 patent/US5729159A/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| US5729159A (en) | 1998-03-17 |
| EP0726578A1 (en) | 1996-08-14 |
| JP3397032B2 (ja) | 2003-04-14 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |