JP2021526283A - メモリ内の検知動作 - Google Patents

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Abstract

本開示は、メモリ内の検知動作に関する装置及び方法を含む。例示的な装置は、メモリセルのアレイを含むことができ、アレイに結合されたコントローラは、第１のメモリセルを、メモリセルに関連した第１の入力ならびに第２のメモリセルに関連した第２の入力及び第３の入力に基づいて検知するように構成される。

Description

本開示は、一般にメモリデバイスに関し、より具体的には、メモリ内の検知動作のための装置及び方法に関する。
メモリデバイスは、典型的には、コンピュータまたは他の電子デバイスにおける内部の半導体集積回路として提供される。揮発性及び不揮発性メモリを含む、多くの異なる種類のメモリが存在する。揮発性メモリは、そのデータを維持するために電力を必要とする場合があり、中でも、ランダムアクセスメモリ（ＲＡＭ）、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、及び同期ダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）を含む。不揮発性メモリは、電力が供給されないとき、記憶されたデータを保持することによって永続的データを提供することができ、中でも、ＮＡＮＤフラッシュメモリ、ＮＯＲフラッシュメモリ、リードオンリメモリ（ＲＯＭ）、電気的に消去可能なプログラマブルＲＯＭ（ＥＥＰＲＯＭ）、消去可能なプログラマブルＲＯＭ（ＥＰＲＯＭ）、ならびに相変化ランダムアクセスメモリ（ＰＣＲＡＭ）、抵抗ランダムアクセスメモリ（ＲＲＡＭ）、強誘電体メモリ（ＦｅＲＡＭ）及び磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）などの抵抗可変メモリを含むことができる。
メモリは、広範囲な電気的用途のために揮発性及び不揮発性データ記憶装置としても利用される。不揮発性メモリは、例えば、パーソナルコンピュータ、ポータブルメモリスティック、デジタルカメラ、携帯電話、ＭＰ３プレイヤーなどのポータブルミュージックプレイヤー、ムービープレイヤー及び他の電子デバイスにおいて使用され得る。メモリセルは、アレイに配列される場合があり、アレイは、メモリデバイスにおいて使用される。
メモリは、コンピューティングデバイスにおいて使用されるメモリシステムの一部とすることができる。メモリシステムは、例えば、ＤＲＡＭなどの揮発性メモリ、及び／または、例えば、フラッシュメモリ、ＦｅＲＡＭもしくはＲＲＡＭなどの不揮発性メモリを含むことができる。
本開示の複数の実施形態にしたがったメモリデバイスを含むコンピューティングシステムの形態をとった装置のブロック図である。 本開示の複数の実施形態にしたがったコンピューティングシステム内のメモリデバイスのバンクの複数のセクションのブロック図である。 本開示の複数の実施形態にしたがったメモリデバイスのバンク内のメモリセルのセクション及びグループを示す概略図である。 本開示の複数の実施形態にしたがったメモリセルのグループを示す概略図である。 本開示の複数の実施形態にしたがったメモリセルを検知するために使用されるセンスアンプを示す。 本開示の複数の実施形態にしたがったメモリセルを検知するために使用されるセンスアンプを示す。
本開示は、メモリ内の検知動作に関する装置及び方法を含む。例示的な装置は、メモリセルのアレイと、第１のメモリセルを、メモリセルに関連した第１の入力ならびに第２のメモリセルに関連した第２の入力及び第３の入力に基づいて検知するように構成されたアレイに結合されたコントローラとを含むことができる。
本開示の１つ以上の実施形態では、メモリセルは、メモリセルの電位に対応する信号及び別のメモリセルの相補電位に対応する信号をメモリセルに関連した検知回路に印加することによって検知することができる。別のメモリセルは、メモリセル（例えば、２トランジスタ２コンデンサ（２Ｔ２Ｃ）メモリセルなどの２アクセスデバイス／２記憶要素メモリセル）のコンデンサなどの、異なる記憶要素内に記憶された２つの相補電位を使用してプログラムされたメモリセルとすることができる。検知回路は、２つの相補電位を平均し、その平均を、検知されているメモリセルの電位と比較するように構成される。電位の平均は、メモリセルを検知するための基準電圧とすることができる。
本開示の１つ以上の実施形態では、第１のメモリセルは、第１のメモリセルの電位に対応する信号、第２のメモリセルの電位に対応する第２の信号及び第３のメモリセルの電位に対応する第３の信号を第１のメモリセルに関連した検知回路に印加することによって検知することができる。第２の電位と第３の電位とは相補的である。ここで、電位のうちの一方は第１のデータ状態に対応し、他方の電位は第２のデータ状態に対応する（例えば、１ビットのデータを取得するように操作される２つの１Ｔ１Ｃメモリセル）。検知回路は、第２及び第３の電位を平均し、その平均を、検知されている第１のメモリセルの電位と比較するように構成される。第２の及び第３の電位の平均は、第１のメモリセルを検知するための基準電圧とすることができる。
特定のメモリセルを検知するための基準電圧として検知回路によって平均され、使用される電位を記憶するメモリセルは、特定のメモリセルの特定の距離内に配置することができる。例えば、検知回路によって基準電圧として使用される電位を記憶するメモリセルを、メモリセルのグループに関連した検知回路に結合することができる。ここで、メモリセルのグループは、複数の隣接するメモリセルを含む。メモリセルのグループは、メモリセルのグループに隣接するメモリセル（または複数のメモリセル）からの電位を基準電圧として使用する２個、４個、８個、１６個、．．．などのメモリセルを含むことができる。
メモリセルのグループと隣接するメモリセル（または複数のメモリセル）からの基準電圧を使用してメモリセルのグループ内のメモリセルを検知することにより、検知動作中の温度及び／またはメモリセル構造の変動の影響を低減することができる。また、メモリセルのグループに隣接するメモリセル（または複数のメモリセル）からの基準電圧を使用してメモリセルのグループ内のメモリセルを検知することにより、検知動作の時間を短縮することができる。例えば、検知されているメモリセルに関連した電位が飽和する前に検知動作を完了することができる。その理由としては、検知動作中、基準電圧の大きさの変化が、検知されているメモリセルに関連した電位の大きさの変化に比例するためである。したがって、検知されているメモリセルの電位は、検知されているメモリセルに関連した電位が飽和する前に基準電圧と比較することができる。
本開示の以下の詳細な説明では、本明細書の一部を構成する添付図面への参照がなされ、これらの図面では、本開示の複数の実施形態がどのように実施され得るかが一例として示されている。これらの実施形態は、本開示の実施形態を当業者が実施できる程度に十分詳しく記載されている。また、他の実施形態が利用され得ること、ならびにプロセスの変更、電気的変更及び／または構造上の変更が本開示の範囲から逸脱せずになされ得ることが理解されるべきである。
本明細書で使用される場合、「複数の（ａ ｎｕｍｂｅｒ ｏｆ）」何かは、そのようなもののうちの１つ以上を指すことができる。例えば、複数のメモリデバイスは、メモリデバイスのうちの１つ以上を指すことができる。加えて、特に図面の参照符号に関して本明細書で使用されるような「Ｎ」などの指示子は、そのように指示された複数の特定の特徴が本開示の複数の実施形態と共に含まれ得ることを示す。
本明細書の図面は、最初の１桁または複数の桁が図面番号に対応し、残りの桁が図面内の要素または構成要素を識別するという付番規則に従う。異なる図面の間の同様の要素または構成要素は、同様の桁の使用によって識別され得る。例えば、１３０は、図１における参照要素「３０」であってもよく、同様の要素は、図２において２３０として参照されてもよい。理解されるであろうが、本明細書における様々な実施形態において示される要素は、本開示の複数の追加の実施形態を提供するように追加、交換及び／または除去することができる。加えて、図面に提供された要素の比率及び相対的スケールは、本開示の様々な実施形態を例示することを意図し、限定的な意味で使用されることを意図しない。
図１は、本開示の複数の実施形態にしたがったメモリアレイ１３０を含むメモリデバイス１２０を含むコンピューティングシステム１００の形態をとった装置のブロック図である。本明細書で使用される場合、構成要素の中でも、メモリデバイス１２０、コントローラ１４０、メモリアレイ１３０、検知回路１５０及び／またはウェアレベリング１７１が、別個に「装置」とみなされる場合もある。
図１のシステム１００は、メモリデバイス１２０に結合された（例えば、接続された）ホスト１１０を含む。ホスト１１０は、数ある様々な種類のホストの中でも、パーソナルラップトップコンピュータ、デスクトップコンピュータ、デジタルカメラ、スマートフォンまたはメモリカードリーダなどのホストシステムであってもよい。ホスト１１０は、システムマザーボード及び／またはバックプレーンを含んでもよく、複数の処理リソース（例えば、１つ以上のプロセッサ、マイクロプロセッサまたは何らかの他の種類の制御回路）を含んでもよい。システム１００は別個の集積回路を含んでもよく、またはホスト１１０とメモリデバイス１２０との両方が同一の集積回路上にあってもよい。システム１００は、例えば、サーバーシステム及び／もしくは高性能コンピューティング（ＨＰＣ）システム、ならびに／またはこれらの一部であってもよい。図１に示した例は、フォン・ノイマン・アーキテクチャを有するシステムを示しているが、本開示の実施形態は、非フォン・ノイマン・アーキテクチャで実装されてもよい。このアーキテクチャは、フォン・ノイマン・アーキテクチャに関連していることが多い１つ以上の構成要素（例えば、ＣＰＵ、ＡＬＵなど）を含まなくてもよい。
分かりやすくするため、システム１００は、本開示に特定の関連性を有する特徴に焦点を当てるように簡略化されている。メモリアレイ１３０は、数ある種類の不揮発性メモリアレイの中でも、２Ｄアレイ、３Ｄアレイ、ＦｅＲＡＭ、ＮＡＮＤフラッシュアレイ及び／またはＮＯＲフラッシュアレイであってもよい。アレイ１３０は、アクセス線（本明細書ではワード線または選択線と呼ばれる場合がある）によって結合された行、及びセンス線（本明細書ではデータ線または桁線と呼ばれる場合がある）によって結合された列に配列されたメモリセルを含んでもよい。図１には単一のアレイ１３０を示したが、実施形態はそのように限定されない。例えば、メモリデバイス１２０は、複数のアレイ１３０（例えば、ＮＡＮＤフラッシュセルの複数のバンクなど）を含んでもよい。
メモリデバイス１２０は、（例えば、ローカルＩ／Ｏ線及びグローバルＩ／Ｏ線を介して外部ＡＬＵ回路に提供された）Ｉ／Ｏ回路１４４によってデータバス１５６（例えば、ホスト１１０に接続されたＩ／Ｏバス）を経由して提供されたアドレス信号をラッチするアドレス回路１４２を含んでもよい。本明細書で使用される場合、外部ＡＬＵ回路は、バス（例えば、データバス１５６）を介して（例えば、コントローラ１４０及び／またはホスト１１０との間で）データをバンクに入力すること及び／またはバンクからデータを出力することが可能であってもよい。
チャネルコントローラ１４３は、バンクコマンド、（例えば、動作のシーケンスのための）アプリケーション命令、及び複数のメモリデバイス１２０のそれぞれのための動作に関連した様々なバンクのための引数（ＰＩＭコマンド）を記憶するために各バンクのアレイ内の複数の位置を割り当てるロジック構成要素（例えば、サブアレイのためのコントローラ）を含んでもよい。チャネルコントローラ１４３は、メモリデバイス１２０の所与のバンク（例えば、図２のバンク２２１）内にそれらのプログラム命令を記憶するために複数のメモリデバイス１２０にコマンド（例えば、ＰＩＭコマンド）を送り出してもよい。いくつかの実施形態では、チャネルコントローラ１４３は、ホスト１１０内に位置付けることができる。
アドレス信号は、アドレス回路１４２を通じて受信され、メモリアレイ１３０にアクセスするために行デコーダ１４６及び列デコーダ１５２によってデコードされる。データは、検知回路１５０の、本明細書に記載されるような複数のセンスアンプを使用してセンス線（桁線）上の電圧変化及び／または電流変化を検知することによってメモリアレイ１３０から検知され（読み出され）てもよい。センスアンプは、メモリアレイ１３０からデータのページ（例えば、行）を読み込んでもよく、ラッチしてもよい。追加の計算回路は、本明細書に記載されるように、検知回路１５０に結合されてもよく、検知し、記憶（例えば、キャッシュ及び／もしくはバッファ）し、計算機能（例えば、演算）を実行し、及び／またはデータを移動するために、センスアンプと組み合わせて使用されてもよい。Ｉ／Ｏ回路１４４は、データバス１５６（例えば、６４ビット幅のデータバス）を経由してホスト１１０と双方向でデータ通信するために使用されてもよい。書き込み回路１４８は、メモリアレイ１３０にデータを書き込むために使用される。
コントローラ１４０は、ホスト１１０から制御バス１５４によって提供された信号（例えば、コマンド）をデコードしてもよい。これらの信号は、動作の中でも、データ検知動作、データ記憶動作、データ移動（例えば、データ値のコピー、転送及び／もしくは伝送）動作、データ書き込み動作ならびに／またはデータ消去動作を含む、メモリアレイ１３０上で実行される動作を制御するために使用され得るチップイネーブル信号、書き込みイネーブル信号及び／またはアドレスラッチ信号を含んでもよい。様々な実施形態では、コントローラ１４０は、ホスト１１０からの命令を実行し、及び／またはメモリアレイ１３０にアクセスする役割を果たしてもよい。コントローラ１４０は、ステートマシン、シーケンサまたは何らかの他の種類のコントローラであってもよい。コントローラ１４０は、アレイ（例えば、メモリアレイ１３０）の行内のデータの検知（例えば、データの読み込み）を制御してもよく、計算演算（例えば、ＡＮＤ、ＯＲ、ＮＯＲ、ＸＯＲ、可算、減算、乗算、除算など）などの演算を実行するためにマイクロコード命令を実行してもよい。コントローラ１４０は、ウェアレベリングロジック１７１を含んでもよい。コントローラ１４０は、ウェアレベリングロジック１７１と通信して、データの消失を防ぐために行の間及び／またはセクションの間のウェアレベリング動作としてデータを移動してもよい。
検知回路１５０の例は、（例えば、図２、３、４、５及び６において）以下でさらに記載される。例えば、いくつかの実施形態では、検知回路１５０は複数のセンスアンプを含んでもよい。いくつかの実施形態では、検知回路１５０は、複数のセンスアンプ及び対応する数の計算構成要素の数を含んでもよい。これらの計算構成要素は、アキュムレータとして機能してもよく、本明細書に記載されたデータパスにおける計算演算に加えて、各サブアレイにおける（例えば、相補センス線に関連したデータに対する）演算を実行するために使用されてもよい。
いくつかの実施形態では、検知回路１５０は、メモリアレイ１３０によって記憶されたデータを入力として使用して動作を実行し、メモリアレイ１３０及び／またはロジックストライプ内の異なる位置へのコピー動作、転送動作、伝送動作、書き込み動作、ロジック動作及び／または記憶動作のためのデータの移動に関わるために使用されてもよい。
図２は、本開示の複数の実施形態にしたがったコンピューティングシステム（例えば、図１のコンピューティングシステム１００）内のメモリデバイス（例えば、図１のメモリデバイス１２０）のバンク２２１の、例えば、セクション２２５−０、２２５−１、．．．、２２５−Ｎ−１といった複数のセクションのブロック図である。例として、図２は、メモリデバイスのバンク２２１のバンクセクション２２３を示す。例えば、バンクセクション２２３は、メモリデバイスのバンク２２１の複数のバンクセクションの例示的なバンクセクション、例えば、バンクセクション０、バンクセクション１、．．．、バンクセクションＭ−１（図示せず）を表すことができる。図２に示すように、バンクセクション２２３は、例示的なバンクセクションにおいて、様々な可能性の中でも、例えば、４０９６、８１９２または１６，３８４列といった、Ｘとして水平に示された複数のメモリ列２２２を含むことができる。加えて、バンクセクション２２３は、様々な可能性の中でも、例えば、３２、６４または１２８セクションといった、２２５−０、１２５−１、．．．、２２５−Ｎ−１にそれぞれ示されたセクション０、セクション１、．．．、及びセクションＮ−１に分割されてもよい。これらのセクションは、データパスに結合されるように構成された増幅領域によって分離されている。したがって、セクション２２５−０、２２５−１、．．．、２２５−Ｎ−１は、それぞれ、増幅領域２２４−０、２２４−１、．．．、２２４−Ｎ−１を有することができ、これらの増幅領域は、それぞれ、検知構成要素ストライプ０、検知構成要素ストライプ１、．．．、及び検知構成要素ストライプＮ−１に対応する。
各列２２２、例えば、単一対または各対のセンス線または桁線は、検知回路（例えば、図１の検知回路１５０）に結合されるように構成される。したがって、セクション２２５内の各列２２２は、そのセクションのための検知構成要素ストライプ２２４に寄与するセンスアンプに個別的に結合することができる。例えば、図２に示すように、バンクセクション２２３は、検知構成要素ストライプ０、検知構成要素ストライプ１、．．．、検知構成要素ストライプＮ−１を含むことができる。これらの検知構成要素ストライプは、それぞれ、様々な実施形態ではレジスタ、キャッシュ及び／またはデータバッファリングとして使用することができるセンスアンプを備えた検知回路を有し、セクション２２５−０、２２５−１、．．．、２２５−Ｎ−１内の各列２２２に結合される。
セクション２２５−０、２２５−１、．．．、２２５−Ｎ−１のそれぞれは、Ｙとして垂直に示された複数の行２１９を含むことができ、例えば、各セクションは、例示的なバンクにおいて、様々な可能性の中でも、２５６、５１２、１０２４行を含んでもよい。実施形態は、本明細書に記載された列及び行の例示的な水平及び垂直の方向、またはその例示的な数に限定されない。複数の行２１９のそれぞれは、各センス線に選択可能に結合された単一のメモリセルを含むことができる。対の相補メモリセルのそれぞれは、行上のセンス線の位置において各対のセンス線のうちの一方に結合することができる。したがって、行内のメモリセルの数は、その行と交差するセンス線の数に対応することができる。
図２に示すように、例えば、センスアンプ、計算構成要素などといった、検知回路の各部分は、バンクセクション２２３内のメモリセル２２５のセクションにそれぞれ物理的に関連した複数の検知構成要素ストライプ２２４の間で分離することができる。センスアンプは、セクションのメモリセルによって記憶されたデータ値を検知してもよく、及び／またはセンスアンプは、検知されたデータ値を決定するための基準電圧としてセンス線上の残留電圧を検知してもよい。
いくつかの実施形態では、センスアンプは、検知されたデータ値を少なくとも一時的に少なくとも記憶、例えば、キャッシュしてもよい。センスアンプと関係して本明細書に記載される計算構成要素は、いくつかの実施形態では、複数の検知構成要素ストライプ２２４内のキャッシュ済みのデータ値に対して計算演算を実行してもよい。
図２に示すように、バンクセクション２２３は、コントローラ２４０に関連付けられる。図２に示されたコントローラ２４０は、様々な実施形態では、図１に示され、この図と関係して記載されたコントローラ１４０によって具現化され、この中に含まれる機能の少なくとも一部を表すことができる。コントローラ２４０は、例えば、バンクセクション２２３へのコマンド及びデータ２３９の入力、ならびに／またはバンクセクション２２３からのデータの出力、例えば、移動を指示する、例えば、制御することができる。
バンクセクション２２３は、データバス、例えば、データバス２５６に対応することが可能な６４ビット幅のデータバスを含むことができる。例えば、２２５−０、２２５−１、．．．、２２５−Ｎ−１といったセクションの各バンクのための各データバスは、例えば、複数のバンク及び／またはメモリデバイスのための、複合データバスの形成に寄与するデータバスの一部と呼ぶことができる。したがって、いくつかの実施形態では、８つのバンクのための８つの６４ビット幅のデータバス部は、５１２ビット幅の複合データバスに寄与することができる。しかしながら、実施形態は、特定のデータバスに限定されない。その代わりに、または加えて、各バンクは、５１２ビット幅の複合データバスの全体を個別的に使用することができる。但し、１回につき１つのバンクが使用するものとする。また、データバス部を使用することの様々な組み合わせが利用されてもよい。例えば、数ある可能性の中でも、１つのバンクが同時に４つのデータバス部を使用すると共に、４つの他のバンクが、残りの４つのデータバス部のうちの１つをそれぞれ使用してもよい。
本明細書に記載される動作の性能を理解するために、このような技術を実装するための装置についての議論を続ける。例えば、このような装置は、メモリアレイ（例えば、図１のメモリアレイ１３０）及び／または検知回路（例えば、図１の検知回路１５０）とオンチップである、コントローラ２４０を有するメモリデバイスであってもよい。
図３は、本開示の複数の実施形態にしたがったメモリデバイスのバンク内のメモリセルのセクション及びグループを示す概略図である。図３は、例えば、３２５−０のセクション０、３２５−１のセクション１、３２５−２のセクション２、３２５−Ｎ−１のセクションＮ−１といった、メモリデバイスのバンク内のセクションを含む。セクションのそれぞれは、Ｙ行のアクセス線３１４−１、．．．、３１４−Ｙ及びＴ列３２６−１、３２６−２、．．．、３２６−Ｔの桁線に結合されたメモリセルを含む。図３の点によって示されたメモリセルは、アクセス線３１４−１、．．．、３１４−Ｙと桁線３２７−１、．．．、３２７−Ｘとの交点に配置される。メモリセルの各グループは、第１の数の桁線に結合された複数の１アクセスデバイス／１記憶要素メモリセル（例えば、１トランジスタ２コンデンサ（１Ｔ１Ｃ）メモリセル）、及び２本の桁線に結合された複数の２アクセスデバイス／２記憶要素メモリセル（例えば、２トランジスタ２コンデンサ（２Ｔ２Ｃ）メモリセル）を含むことができる。また、メモリセルの各グループは、第１の数の桁線に結合された第１の数の１アクセスデバイス／１記憶要素メモリセル、及び２本の桁線に結合された第２の数の１アクセスデバイス／１記憶要素メモリセルを含むことができる。ここで、第２の数の１アクセスデバイス／１記憶要素メモリセルは、１ビットのデータを取得するために共に検知される。
図３では、グループ３２６−１は、３本の桁線（例えば、桁線３２７−１、３２７−２及び３２７−３）に結合された１アクセスデバイス／１記憶要素メモリセル、ならびに２本の桁線（例えば、桁線３２７−４及び３２７−５）に結合された２アクセスデバイス／２記憶要素メモリセルを含む。桁線のグループ３２６−１、．．．、３２６−Ｔは、グループ内の２アクセスデバイス／２記憶要素メモリセル（例えば、グループ３２６−１内の桁線３２７−４及び３２７−５、グループ３２６−２内の桁線３２７−９及び３２７−１０、ならびにグループ３２６−Ｔ内の桁線３２７−Ｘ−１及び３２７−Ｘに結合されたメモリセル）に記憶された電位を使用して検知される。１Ｔ１Ｃメモリセルに結合された桁線３２７−１、３２７−２及び３２７−３は、それぞれ、センスアンプに関連することができ、２アクセスデバイス／２記憶要素メモリセルに結合された桁線３２７−４及び３２７−５は、共通のセンスアンプに関連することができる。１アクセスデバイス／１記憶要素メモリセルは、メモリセル内に記憶された電位、及びメモリセルのグループ内の共通のアクセス線上の２アクセスデバイス／２記憶要素メモリセル内に記憶された電位に基づいて検知することができる。
図４は、本開示の複数の実施形態にしたがったメモリセルのグループを示す概略図である。図４では、メモリセルのグループ４２６は、桁線４２７−１及び各アクセス線４１９−１、．．．、４１９−５に結合されたメモリセル４２８−１−１、．．．、４２８−５−１、桁線４２７−２及び各アクセス線４１９−１、．．．、４１９−５に結合されたメモリセル４２８−１−２、．．．、４２８−５−２、桁線４２７−３及び各アクセス線４１９−１、．．．、４１９−５に結合されたメモリセル４２８−１−３、．．．、４２８−５−３を含む。メモリセル４２８−１−１、．．．、４２８−５−１、メモリセル４２８−１−２、．．．、４２８−５−２及びメモリセル４２８−１−３、．．．、４２８−５−３は、１Ｔ１Ｃメモリセルとすることができる。メモリセルのグループ４２６はまた、桁線４２７−４及び４２７−５ならびに各アクセス線４１９−１、．．．、４１９−５に結合されたメモリセル４２８−１−４、．．．、４２８−５−４を含む。メモリセル４２８−１−４、．．．、４２８−５−４は、２Ｔ２Ｃメモリセルとすることができる。
桁線４２７−１に結合されたメモリセル４２８−１−１、．．．、４２８−５−１はセンスアンプ４３０−１に結合され、桁線４２７−２に結合されたメモリセル４２８−１−２、．．．、４２８−５−２はセンスアンプ４３０−２に結合され、桁線４２７−３に結合されたメモリセル４２８−１−３、．．．、４２８−５−３はセンスアンプ４３０−３に結合される。桁線４２７−４及び４２７−５に結合されたメモリセル４２８−１−４、．．．、４２８−５−４は、グループ４２６内のセンスアンプ（例えば、センスアンプ４３０−１、４３０−２、４３０−３及び４３０−４）のそれぞれに結合される。
データ状態に対応するメモリセル内に記憶された電位は、メモリセルのデータ状態を決定するためにセンスアンプによって検知することができる。複数の実施形態では、メモリセルのデータ状態は、メモリセル内に記憶された電位に対応する信号をセンスアンプ内に入力することによって検知することができる。電位に対応する信号をセンスアンプに結合された２アクセスデバイス／２記憶要素メモリセルの電位と比較して、メモリセルのデータ状態を決定することができる。例えば、メモリセル４２８−１−１を検知することは、メモリセル４２８−１−１に記憶された電位に対応する信号をセンスアンプ４３０−１の入力４３２−１−１内に入力すること、メモリセル４２８−１−１に記憶された電位に対応する信号をセンスアンプ４３０−１の入力４３２−１−２内に入力すること、メモリセル４２８−１−４の第１のコンデンサに記憶された電位に対応する信号をセンスアンプ４３０−１の入力４３４内に入力すること、及びメモリセル４２８−１−４の第２のコンデンサに記憶された電位に対応する信号をセンスアンプ４３０−１の入力４３６内に入力することを含むことができる。メモリセル４２８−１−４は、相補電位を記憶する２アクセスデバイス／２記憶要素メモリセルである（例えば、一方のコンデンサは第１のデータ状態に対応する電位を記憶し、他方のコンデンサは第２のデータ状態に対応する電位を記憶するが、逆の場合も同様である）。メモリセル４２８−１−４は、メモリセル４２８−１−１を検知するための基準電圧をセンスアンプ４３０−１内に提供することができる。センスアンプ４３０−１は、相補電位からの入力である、入力４３４及び４３６を平均するように構成することができる。入力４３４及び４３６の平均は、メモリセル４２８−１−１のデータ状態を決定するためにセンスアンプ４３０−１によって基準電圧として使用することができる。入力４３２−１−１及び４３２−２は、メモリセル４２８−１−１のデータ状態を決定するためにセンスアンプ４３０−１において入力４３４及び４３６と比較される。入力４３２−１−１及び４３２−２が入力４３４及び４３６の平均よりも小さい場合、メモリセルは、第１のデータ状態にあると検知される。入力４３２−１−１及び４３２−２が入力４３４及び４３６の平均よりも大きい場合、メモリセルは、第２のデータ状態にあると検知される。
メモリセル４２８−１のデータ状態は、メモリセル４２８−１−４の第１のコンデンサに記憶された電位に対応する信号をセンスアンプ４３０−４の入力４３４内に入力すること、及びメモリセル４２８−１−４の第２のコンデンサに記憶された電位に対応する信号をセンスアンプ４３０−４の入力４３６内に入力することによって決定される。入力４３４が入力４３６よりも小さい場合、メモリセルは第１のデータ状態にあると検知される。入力４３４が入力４３６よりも大きい場合、メモリセルは第２のデータ状態にあると検知される。
メモリセルのグループ４２６は、メモリセルの所与の行上で、５本の桁線に結合されたメモリセル内に４ビットのデータを記憶及び検知するように構成することができる。複数の実施形態では、メモリセルのグループは、メモリセルの所与の行上で、グループ内のメモリセルに結合された桁線の数よりも１ビット少ないデータを記憶及び検知するように構成することができる。
図５は、本開示の複数の実施形態にしたがったメモリセルを検知するために使用されるセンスアンプを示す。図５では、センスアンプ５６０は、１アクセスデバイス／１記憶要素メモリセルを検知するように構成される。センスアンプ５６０は、１アクセスデバイス／１記憶要素メモリセルに記憶された電位に対応する入力５３２−１及び５３２−２を受信することができる。入力５３２−１はトランジスタ５７０−３のゲートに結合され、入力５３２−２はトランジスタ５７０−４のゲートに結合される。センスアンプ５６０は、メモリセルのデータ状態を決定するための基準として使用可能である、２アクセスデバイス／２記憶要素メモリセルからの相補入力を受信することができる。センスアンプ５６０は、２アクセスデバイス／２記憶要素メモリセルの第１の記憶要素に記憶された電位に対応する入力５３４、及び２アクセスデバイス／２記憶要素メモリセルの第２の記憶要素に記憶された電位に対応する入力５３６を受信することができる。入力５３４はトランジスタ５７０−１のゲートに結合され、入力５３６はトランジスタ５７０−２のゲートに結合される。トランジスタ５７０−１及び５７０−２のソースドレイン領域は交差結合ラッチの第１の側に結合され、トランジスタ５７０−３及び５７０−４のソースドレイン領域は交差結合ラッチの第２の側に結合される。交差結合ラッチは、ＮＭＯＳトランジスタ５７４−１及び５７４−２ならびにＰＭＯＳトランジスタ５７２−１及び５７２−２を含む。センスアンプ５６０は、検知されているメモリセルからの入力５３２−１及び５３２−２ならびに基準信号を提供するメモリセルからの入力５３４及び５３６に応答してデータ値に対応する信号をラッチすることができる。
図６は、本開示の複数の実施形態にしたがったメモリセルを検知するために使用されるセンスアンプを示す。図６では、センスアンプ６６５は、１アクセスデバイス／１記憶要素メモリセルを検知するように構成される。センスアンプ６６５は、１アクセスデバイス／１記憶要素メモリセルに記憶された電位に対応する入力６３２−１及び６３２−２を受信することができる。入力６３２−１はトランジスタ６７０−３のゲートに結合され、入力６３２−２はトランジスタ６７０−４のゲートに結合される。センスアンプ６６５は、メモリセルのデータ状態を決定するための基準として使用可能である、２アクセスデバイス／２記憶要素メモリセルからの相補入力を受信することができる。センスアンプ６６５は、２アクセスデバイス／２記憶要素メモリセルの第１のコンデンサに記憶された電位に対応する入力６３４、及び２アクセスデバイス／２記憶要素メモリセルの第２のコンデンサに記憶された電位に対応する入力６３６を受信することができる。入力６３４はトランジスタ６７０−１のゲートに結合され、入力６３６はトランジスタ６７０−２のゲートに結合される。トランジスタ６７０−１及び６７０−２のソースドレイン領域は交差結合ラッチの第１の側に結合され、トランジスタ６７０−３及び６７０−４のソースドレイン領域は交差結合ラッチの第２の側に結合される。交差結合ラッチは、ＮＭＯＳトランジスタ６７４−１及び６７４−２ならびにＰＭＯＳトランジスタ６７２−１及び６７２−２を含む。センスアンプ６６５は、検知されているメモリセルからの入力６３２−１及び６３２−２ならびに基準信号を提供するメモリセルからの入力６３４及び６３６に応答してデータ値に対応する信号をラッチすることができる。
特定の実施形態が本明細書で例示及び説明されてきたが、当業者は、同じ結果を達成するように推測される配置構成が、示された特定の実施形態に置き換えられ得ることを認識するであろう。本開示は、本開示の様々な実施形態の適応または変形を網羅するように意図される。上記の説明は、例示的になされたものであり、限定的になされたものではないことが理解されるべきである。上記の実施形態と、本明細書に具体的に記載されていない他の実施形態との組み合わせは、上記の説明を考察すれば当業者にとって明らかとなるであろう。本開示の様々な実施形態の範囲には、上記の構造及び方法が使用される他の適用が含まれる。したがって、本開示の様々な実施形態の範囲は、添付された特許請求の範囲、ならびにかかる特許請求の範囲の権利が与えられる均等物の全範囲を参照して定められるべきである。
前述の発明を実施するための形態では、本開示を簡素化する目的で、様々な特徴が単一の実施形態に共にまとめられている。開示のこの方法は、本開示の開示された実施形態が、各請求項に明示的に記載されたものよりも多くの特徴を使用する必要があるという意図を反映したものとして解釈されるべきではない。むしろ、以下の特許請求の範囲が反映するように、発明の主題は、単一の開示された実施形態の全ての特徴に満たないものに存在する。したがって、以下の特許請求の範囲は、本明細書によって発明を実施するための形態に組み込まれ、各請求項は、別個の実施形態として独立している。

Claims (22)

  1. メモリセルのアレイと、
    第１のメモリセルを、前記メモリセルに関連した第１の入力ならびに第２のメモリセルに関連した第２の入力及び第３の入力に基づいて検知するように構成された前記アレイに結合されたコントローラと、
    を含む、装置。
  2. 前記第２の入力が第１のデータ状態に対応し、前記第３の入力が第２のデータ状態に対応し、前記第１のデータ状態と前記第２のデータ状態とが相補的である、請求項１に記載の装置。
  3. 前記第１のメモリセルが１アクセスデバイス／１記憶要素メモリセルであり、前記第２のメモリセルが２アクセスデバイス／２記憶要素メモリセルである、請求項１に記載の装置。
  4. 前記第１のメモリセル及び前記第２のメモリセルが、前記第１のメモリセルに関連した第１のセンスアンプに結合される、請求項１〜３のいずれか１項に記載の装置。
  5. 前記第２のメモリセルが、前記第２のメモリセルに関連した第２のセンスアンプに結合される、請求項１〜３のいずれか１項に記載の装置。
  6. 前記第１のメモリセルのデータ状態が、前記第１のメモリセルに関連した第１のセンスアンプにおいて前記第１の入力を前記第２の入力及び前記第３の入力の平均と比較することによって検知される、請求項１〜３のいずれか１項に記載の装置。
  7. 前記第１のメモリセルが、前記アレイ内の前記第２のメモリセルに結合された第２の桁線から離れた８本の桁線よりも少ない第１の桁線に結合される、請求項１〜３のいずれか１項に記載の装置。
  8. アクセス線に結合された第１の数のメモリセルを含むメモリセルのアレイと、
    第１の数のセンスアンプであって、前記第１の数のメモリセルのそれぞれが前記第１の数のセンスアンプの対応するセンスアンプに結合される、前記第１の数のセンスアンプと、
    前記第１の数のメモリセルからの入力、及び第２のメモリセルからの前記第１の数のメモリセルのそれぞれについての前記対応するセンスアンプへの入力に基づいて前記第１の数のメモリセルを検知するように構成された前記アレイに結合されたコントローラと、
    を含む、装置。
  9. 前記アレイが、前記アクセス線に結合された第２の数のメモリセルを含み、前記第２の数のメモリセルのそれぞれが、前記第２の数のセンスアンプの対応するセンスアンプに結合される、請求項８に記載の装置。
  10. コントローラが、前記第２の数のメモリセルからの入力、及び第３のメモリセルからの前記第２の数のメモリセルのそれぞれについての前記対応するセンスアンプへの入力に基づいて前記第２の数のメモリセルを検知するように構成される、請求項８〜９のいずれか１項に記載の装置。
  11. 第１のセンスアンプに結合された第１のメモリセルと、第２のセンスアンプに結合された第２のメモリセルと、第３のセンスアンプに結合された第３のメモリセルとを含む、メモリセルのアレイと、
    前記第１のメモリセルに関連した第１の信号を前記第１のセンスアンプに入力し、第４のメモリセルに関連した第２の信号及び第３の信号を前記第１のセンスアンプに入力することによって前記第１のメモリセルを検知するように構成されたコントローラと、
    を含む、装置。
  12. 前記第１のセンスアンプが、前記第１の信号を受信するように構成された第１の入力と、前記第１の信号を受信するように構成された第２の入力と、前記第２の信号を受信するように構成された第３の入力と、前記第３の信号を受信するように構成された第４の入力とを含む、請求項１１に記載の装置。
  13. 前記第２の信号が、第１のデータ状態に対応する電圧であり、第３の信号が、第２のデータ状態に対応する電圧である、請求項１１〜１２のいずれか１項に記載の装置。
  14. 前記第１のメモリセルのデータ状態に対応する前記第１のセンスアンプの出力が、前記第１の信号と、前記第２の信号及び前記第３の信号の平均との差に基づく、請求項１１〜１２のいずれか１項に記載の装置。
  15. メモリセルに関連した信号及び別のメモリセルに関連した相補信号をセンスアンプに入力することと、
    前記メモリセルに関連した前記信号が前記相補信号の平均よりも大きいことに応答して第１のデータ状態にある前記メモリセルを検知することと、
    前記メモリセルに関連した前記信号が前記相補信号の平均よりも小さいことに応答して第２のデータ状態にある前記メモリセルを検知することと、
    を含む、方法。
  16. 前記第１のデータ状態にある前記メモリセルを検知することが、前記相補信号の前記平均よりも大きい信号を前記センスアンプにおいてラッチすることを含む、請求項１５に記載の方法。
  17. 前記第１のデータ状態にある前記メモリセルを検知することが、前記相補信号の前記平均よりも小さい信号を前記センスアンプにおいてラッチすることを含む、請求項１５に記載の方法。
  18. 前記第１のデータ状態に対応する信号及び前記第２のデータ状態に対応する信号を含む相補信号を用いて前記別のメモリセルをプログラムすることをさらに含む、請求項１５〜１７のいずれか１項に記載の方法。
  19. 前記別のメモリセルに関連した前記相補信号を第１の信号及び第２の信号として別のセンスアンプに関連した前記別のセンスアンプに入力することをさらに含む、請求項１５〜１７のいずれか１項に記載の方法。
  20. アクセス線に結合された第１の数のメモリセルを、前記第１の数のメモリセル及び相補信号を用いてプログラムされた第１のメモリセルからの入力に基づいて検知することと、
    前記アクセス線に結合された第２の数のメモリセルを、前記第２の数のメモリセル及び相補信号を用いてプログラムされた第２のメモリセルからの入力に基づいて検知することと、
    を含む、方法。
  21. 前記第１の数のメモリセルのうちの１つに隣接する前記第１のメモリセルからの入力に基づいて前記第１の数のメモリセルを検知することをさらに含む、請求項２０に記載の方法。
  22. 前記第２の数のメモリセルのうちの１つに隣接する前記第２のメモリセルからの入力に基づいて前記第２の数のメモリセルを検知することをさらに含む、請求項２０に記載の方法。
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