CN112204663A - 存储器中的感测操作 - Google Patents

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Abstract

本公开包含与存储器中的感测操作有关的设备及方法。例示性设备可包含：存储器单元阵列；及控制器，其耦合到所述阵列，所述控制器经配置以基于与第一存储器单元相关联的第一输入以及与第二存储器单元相关联的第二输入及第三输入来感测所述第一存储器单元。

Description

存储器中的感测操作
技术领域
本公开大体上涉及存储器装置，且更特定来说，本公开涉及用于存储器中的感测操作的设备及方法。
背景技术
存储器装置通常提供为计算机或其它电子装置中的内部、半导体、集成电路。存在包含易失性和非易失性存储器的许多不同类型存储器。易失性存储器可需要电力来维持其数据且包含随机存取存储器(RAM)、动态随机存取存储器(DRAM)和同步动态随机存取存储器(SDRAM)等等。非易失性存储器可通过在断电时保存所存储的数据来提供持久数据，且可包含NAND快闪存储器、NOR快闪存储器、只读存储器(ROM)、电可擦除可编程ROM(EEPROM)、可擦除可编程ROM(EPROM)及电阻可变存储器(例如相变随机存取存储器(PCRAM)、电阻随机存取存储器(RRAM)、铁电随机存取存储器(FeRAM)及磁阻随机存取存储器(MRAM))等等。
存储器也用作各种电子应用的易失性及非易失性数据存储器。非易失性存储器可用于(例如)个人计算机、便携式存储棒(memory stick)、数码相机、蜂窝电话、便携式音乐播放器(例如MP3播放器)、电影播放器及其它电子装置中。存储器单元可布置成阵列，其中阵列用于存储器装置中。
存储器可为用于计算装置中的存储器系统的部分。存储器系统可包含易失性存储器(例如(举例来说)DRAM)及/或非易失性存储器(例如(举例来说)快闪存储器、FeRAM或RRAM)。
附图说明
图1是根据本公开的若干实施例的呈包含存储器装置的计算系统的形式的设备的框图。
图2是根据本公开的若干实施例的计算系统中的存储器装置的存储器库(bank)的多个区段的框图。
图3是说明根据本公开的若干实施例的存储器装置的存储器库中的存储器单元的区段及群组的示意图。
图4是说明根据本公开的若干实施例的存储器单元群组的示意图。
图5说明根据本公开的若干实施例的用于感测存储器单元的感测放大器。
图6说明根据本公开的若干实施例的用于感测存储器单元的感测放大器。
具体实施方式
本公开包含与存储器中的感测操作有关的设备及方法。例示性设备可包含：存储器单元阵列；及控制器，其耦合到所述阵列，所述控制器经配置以基于与第一存储器单元相关联的第一输入及与第二存储器单元相关联的第二输入及第三输入来感测所述第一存储器单元。
在本公开的一或多个实施例中，可通过将对应于存储器单元的电压电势的信号及对应于另一存储器单元的互补电压电势的信号施加到与所述存储器单元相关联的感测电路来感测所述存储器单元。所述另一存储器单元可为使用存储在不同存储元件(例如所述存储器单元的电容器)中的两个互补电压电势所编程的存储器单元(例如，双存取装置/双存储元件存储器单元，例如2晶体管2电容器(2T2C)存储器单元)。所述感测电路经配置以平均化所述两个互补电压电势且比较所述平均值与所感测的所述存储器单元的电压电势。所述电压电势的平均值可为用于感测存储器单元的参考电压。
在本公开的一或多个实施例中，可通过将对应于第一存储器单元的电压电势的信号、对应于第二存储器单元的电压电势的第二信号及对应于第三存储器单元的电压电势的第三信号施加到与所述第一存储器单元相关联的感测电路来感测所述第一存储器单元。所述第二电压电势及所述第三电压电势互补，其中所述电压电势的一者对应于第一数据状态且另一电压电势对应于第二数据状态(例如，经操作以获得一位数据的两个1T1C存储器单元)。所述感测电路经配置以平均化所述第二电压电势及所述第三电压电势且比较所述平均值与所感测的所述第一存储器单元的电压电势。所述第二电压电势及所述第三电压电势的平均值可为用于感测所述第一存储器单元的参考电压。
存储器单元(其存储电压电势，所述电压电势由感测电路平均化及用作感测特定存储器单元的参考电压)可定位在所述特定存储器单元的特定距离内。例如，存储由感测电路用作参考电压的电压电势的存储器单元可耦合到与存储器单元群组相关联的感测电路，其中所述存储器单元群组包含若干邻近存储器单元。所述存储器单元群组可包含2个、4个、8个、16个等等存储器单元，其使用来自邻近所述存储器单元群组的存储器单元(或若干存储器单元)的电压电势作为参考电压。
使用来自邻近存储器单元群组的存储器单元(或若干存储器单元)的参考电压来感测所述存储器单元群组中的存储器单元可减少感测操作期间的温度效应及/或存储器单元结构变化。而且，使用来自邻近存储器单元群组的存储器单元(或若干存储器单元)的参考电压来感测所述存储器单元群组中的存储器单元可减少感测操作的时间。例如，可在与所感测的存储器单元相关联的电压电势饱和前完成感测操作，因为参考电压的量值变化与在感测操作期间感测的存储器单元相关联的电压电势的量值变化成比例。因此，可比较所感测的存储器单元的电压电势与和所感测的存储器单元相关联的电压电势饱和前的参考电压。
在本公开的以下具体实施方式中，参考形成本公开的部分的附图，且其中通过说明来展示可如何实践本公开的若干实施例。足够详细地描述这些实施例以使所属领域的一般技术人员能够实践本公开的实施例，且应理解，可利用其它实施例且可在不脱离本公开的范围的情况下做出过程、电气及/或结构改变。
如本文中所使用，“若干”某物可指代一或多个此类事物。例如，若干存储器装置可指代一或多个存储器装置。另外，如本文中所使用的指示符(例如“N”)(尤其相对于图中的元件符号)指示如此指定的若干特定特征可包含在本公开的若干实施例内。
本文中的图遵循编号惯例，其中第一位或前几位数字对应于图号且剩余数字识别图中的元件或组件。不同图之间的类似元件或组件可通过使用类似数字识别。例如，130可指称图1中的元件“30”，且类似元件可在图2中指称为230。如将了解，可增加、交换及/或消除本文中的各种实施例中所展示的元件以提供本公开的若干额外实施例。另外，图中提供的元件的比例和相对标度希望说明本公开的实施例且不应用于限制。
图1是根据本公开的若干实施例的呈计算系统100的形式的设备的框图，计算系统100包含存储器装置120，存储器装置120包含存储器阵列130。如本文中所使用，存储器装置120、控制器140、存储器阵列130、感测电路150及/或损耗均衡171以及其它组件也可被分开视为“设备”。
图1中的系统100包含耦合(例如连接)到存储器装置120的主机110。主机110可为主机系统，例如个人膝上型计算机、桌面计算机、数码相机、智能电话或存储卡读卡器以及各种其它类型的主机。主机110可包含系统主板及/或背板且可包含若干处理资源(例如一或多个处理器、微处理器或一些其它类型的控制电路)。系统100可包含分开的集成电路，或主机110及存储器装置120两者可在相同集成电路上。系统100可为(例如)服务器系统及/或高性能计算(HPC)系统及/或其的部分。尽管图1中所展示的实例说明具有冯诺伊曼(VonNeumann)架构的系统，但本公开的实施例可实施在非冯诺伊曼架构(其可不包含通常与冯诺伊曼架构相关联的一或多个组件(例如，CPU、ALU等等))中。
为清楚起见，已简化系统100以重点关注与本公开特别相关的特征。存储器阵列130可为2D阵列、3D阵列、FeRAM、NAND闪存阵列及/或NOR闪存阵列以及其它类型的非易失性存储器阵列。阵列130可包含布置成由存取线(其在本文中可称为字线或选择线)耦合的行及由感测线(其在本文中可称为数据线或数字线)耦合的列的存储器单元。尽管图1中展示单个阵列130，但实施例不限于此。例如，存储器装置120可包含若干阵列130(例如，若干NAND闪存单元库等等)。
存储器装置120可包含地址电路142以锁存由I/O电路144提供在数据总线156(例如，连接到主机110的I/O总线)上(例如，经由局域I/O线及全局I/O线提供到外部ALU电路)的地址信号。如本文中所使用，外部ALU电路可能够经由总线(例如数据总线156)将数据输入到存储器库及/或从存储器库输出数据(例如，从及/或到控制器140及/或主机110)。
通道控制器143可包含逻辑组件以分配每一相应存储器库的阵列中的多个位置(例如，子阵列的控制器)以存储存储器库命令、应用程序指令(例如，用于操作序列)及用于与多个存储器装置120中的每一者的操作相关联的各种存储器库的自变量(PIM命令)。通道控制器143可将命令(例如PIM命令)调度给多个存储器装置120以将那些程序指令存储在存储器装置120的给定存储器库(例如图2中的存储器库221)内。在一些实施例中，通道控制器143可定位在主机110中。
地址信号通过地址电路142来接收且由行解码器146及列解码器152解码以存取存储器阵列130。可通过使用感测电路150的若干感测放大器(如本文中所描述)感测感测线(数字线)上的电压及/或电流变化来从存储器阵列130感测(读取)数据。感测放大器可从存储器阵列130读取及锁存数据页(例如行)。如本文中所描述，额外计算电路可耦合到感测电路150且可与感测放大器组合使用以感测、存储(例如，高速缓存及/或缓冲)、执行计算功能(例如操作)及/或移动数据。I/O电路144可用于通过数据总线156(例如，64位宽的数据总线)来与主机110进行双向数据通信。写入电路148可用于将数据写入到存储器阵列130。
控制器140可解码由控制总线154从主机110提供的信号(例如命令)。这些信号可包含芯片启用信号、写入启用信号及/或地址锁存信号，它们可用于控制对存储器阵列130执行的操作，所述操作包含数据感测、数据存储、数据移动(例如，复制、传送及/或传输数据值)、数据写入及/或数据擦除操作以及其它操作。在各种实施例中，控制器140可负责执行来自主机110的指令及/或存取存储器阵列130。控制器140可为状态机、定序器或一些其它类型的控制器。控制器140可控制阵列(例如，存储器阵列130)的行中的感测数据(例如，读取数据)，且执行微码指令以执行例如计算操作(例如，AND、OR、NOR、XOR、加法、减法、乘法、除法等等)的操作。控制器140可包含损耗均衡逻辑171。控制器140可与损耗均衡逻辑171通信以在行之间及/或区段之间移动数据(作为损耗均衡操作)来防止数据损失。
下文将进一步描述感测电路150的实例(例如，在图2、3、4、5及6中)。例如，在一些实施例中，感测电路150可包含若干感测放大器。在一些实施例中，感测电路150可包含若干感测放大器及对应数量的计算组件，它们可用作累加器且可用于执行每一子阵列中的操作(例如，针对与互补感测线相关联的数据)及本文中所描述的数据路径中的计算操作。
在一些实施例中，感测电路150可用于使用由存储器阵列130存储的数据作为输入来执行操作，且参与将用于复制、传送、传输、写入、逻辑及/或存储操作的数据移动到存储器阵列130中及/或逻辑条中的不同位置。
图2是根据本公开的若干实施例的计算系统(例如图1中的计算系统100)中的存储器装置(例如图1中的存储器装置120)的存储器库221的多个区段(例如区段225-0、225-1、...、225-N-1)的框图。举例说明，图2展示存储器装置的存储器库221的存储器库区段223。例如，存储器库区段223可表示存储器装置的存储器库221的若干存储器库区段的例示性存储器库区段，例如，存储器库区段0、存储器库区段1、...、存储器库区段M-1(未展示)。如图2中所展示，在例示性存储器库区段中，存储器库区段223可包含多个存储器列222，它们被水平展示为X个(例如，4096个、8192个或16,384个)列以及其它各种可能。另外，存储器库区段223可分成分别在225-0、125-1、…、225-N-1处展示的区段0、区段1、...及区段N-1(例如32个、64个或128个区段以及其它各种可能)，它们由经配置以耦合到数据路径的放大区域分离。因而，区段225-0、225-1、...、225-N-1中的每一者可具有分别对应于感测组件条0、感测组件条1、...及感测组件条N-1的放大区域224-0、224-1、...、224-N-1。
每一列222(例如，单对或每对感测线或数字线)经配置以耦合到感测电路(例如图1中的感测电路150)。因而，区段225中的每一列222可个别耦合到促成所述区段的感测组件条224的感测放大器。例如，如图2中所展示，存储器库区段223可包含感测组件条0、感测组件条1、...、感测组件条N-1，每一感测组件条具有含感测放大器的感测电路，所述感测放大器可在各种实施例中用作寄存器、高速缓冲存储器及/或数据缓冲且耦合到区段225-0、225-1、...、225-N-1中的每一列222。
区段225-1、225-1、...、225-N-1中的每一者可包含多个(垂直展示为Y个)行219，例如，在例示性存储器库中，每一区段可包含256个、512个、1024个行以及各种可能。实施例不限于本文中所描述的列及行的例示性水平及垂直定向或其例示性数量。多个行219中的每一者可包含可选择地耦合到每一感测线的单个存储器单元。所述对的互补存储器单元中的每一者可在行上的感测线的位置处耦合到相应对感测线中的一者。因而，行中的存储器单元的数量可对应于与所述行相交的感测线的数量。
如图2中所展示，感测电路的部分(例如感测放大器、计算组件等等)可在若干感测组件条224之间分离，感测组件条224中的每一者与存储器库区段223中的存储器单元区段225物理相关联。感测放大器可感测由区段的存储器单元存储的数据值，及/或感测放大器可感测感测线上的残余电压作为用于确定感测数据值的参考电压。
在一些实施例中，感测放大器可至少暂时存储(例如高速缓存)感测数据值。在一些实施例中，本文中结合感测放大器所描述的计算组件可对多个感测组件条224中的高速缓存数据值执行计算操作。
如图2中所展示，存储器库区段223可与控制器240相关联。在各种实施例中，图2中所展示的控制器240可表示由图1中所展示及结合图1所描述的控制器140体现且包含在控制器140中的功能的至少部分。控制器240可指导(例如控制)命令及数据239输入到存储器库区段223及/或从存储器库区段223输出(例如移动)数据。
存储器库区段223可包含数据总线，例如可对应于数据总线256的64位宽的数据总线。区段(例如225-0、225-1、...、225-N-1)的每一存储器库的每一数据总线可称为数据总线的部分，其促成(例如)多个存储器库及/或存储器装置的组合数据总线的形成。因而，在一些实施例中，八个存储器库的八个64位宽数据总线部分可促成512位宽的组合数据总线。但是，实施例不限于特定数据总线。替代地或另外，每一存储器库可个别使用整个512位宽的组合数据总线，但一次使用一个存储器库。也可利用使用数据总线部分的各种组合。例如，一个存储器库可使用四个数据总线部分，同时四个其它存储器库中的每一者使用剩余四个数据总线部分的一者，以及其它可能。
为了解本文中所描述的操作的性能，下文将论述用于实施此类技术的设备。例如，此设备可为具有控制器240的存储器装置，其是在具有存储器阵列(例如图1中的存储器阵列130)及/或感测电路(例如图1中的感测电路150)的芯片上。
图3是说明根据本公开的若干实施例的存储器装置的存储器库中的存储器单元的区段及群组的示意图。图3包含存储器装置的存储器库中的区段，例如区段0 325-0、区段1325-1、区段2 325-2、区段N-1 325-N-1等等。区段中的每一者包含耦合到Y行存取线314-1、...、314-Y及T列326-1、326-2、...、326-T数字线的存储器单元。由图3中的点指示的存储器单元定位在存取线314-1、...、314-Y及数字线327-1、...、327-X的相交点处。每一存储器单元群组可包含耦合到第一数量个数字线的若干单存取装置/单存储元件存储器单元(例如1晶体管2电容器(1T1C)存储器单元)及耦合到两个数字线的若干双存取装置/双存储元件存储器单元(例如2晶体管2电容器(2T2C)存储器单元)。而且，每一存储器单元群组可包含耦合到第一数量个数字线的第一数量个单存取装置/单存储元件存储器单元及耦合到两个数字线的第二数量个单存取装置/单存储元件存储器单元，其中在一起感测第二数量个单存取装置/单存储元件存储器单元以获得一位数据。
在图3中，群组326-1包含耦合到三个数字线(例如数字线327-1、327-2及327-3)的单存取装置/单存储元件存储器单元及耦合到二2个数字线(例如数字线327-4及327-5)的双存取装置/双存储元件存储器单元。使用存储在群组中的双存取装置/双存储元件存储器单元(例如耦合到群组326-1中的数字线327-4及327-5、群组326-2中的数字线327-9及327-10及群组326-T中的数字线327-X-1及327-X的存储器单元)上的电压电势来感测数字线群组326-1、...、326-T。耦合到1T1C存储器单元的数字线327-1、327-2及327-3中的每一者可与感测放大器相关联，且耦合到双存取装置/双存储元件存储器单元的数字线327-4及327-5可与共同感测放大器相关联。可基于存储在存储器单元中的电压电势及存储在存储器单元群组中的共同存取线上的双存取装置/双存储元件存储器单元中的电压电势来感测单存取装置/单存储元件存储器单元。
图4是说明根据本公开的若干实施例的存储器单元群组的示意图。在图4中，存储器单元群组426包含耦合到数字线427-1及相应存取线419-1、...、419-5的存储器单元428-1-1、...、428-5-1，耦合到数字线427-2及相应存取线419-1、...、419-5的存储器单元428-1-2、...、428-5-2，耦合到数字线427-3及相应存取线419-1、...、419-5的存储器单元428-1-3、...、428-5-3。存储器单元428-1-1、...、428-5-1，存储器单元428-1-2、...、428-5-2及存储器单元428-1-3、...、428-5-3可为1T1C存储器单元。存储器单元群组426也包含耦合到数字线427-4及427-5及相应存取线419-1、...、419-5的存储器单元428-1-4、...、428-5-4。存储器单元428-1-4、...、428-5-4可为2T2C存储器单元。
耦合到数字线427-1的存储器单元428-1-1、...、428-5-1耦合到感测放大器430-1，耦合到数字线427-2的存储器单元428-1-2、...、428-5-2耦合到感测放大器430-2，且耦合到数字线427-3的存储器单元428-1-3、...、428-5-3耦合到感测放大器430-3。耦合到数字线427-4及427-5的存储器单元428-1-4、...、428-5-4耦合到群组426中的感测放大器中的每一者(例如感测放大器430-1、430-2、430-3及430-4)。
存储在存储器单元中的对应于数据状态的电压电势可由感测放大器感测以确定存储器单元的数据状态。在若干实施例中，可通过将对应于存储在存储器单元中的电压电势的信号输入到感测放大器中来感测存储器单元的数据状态。可比较对应于电压电势的信号与耦合到感测放大器的双存取装置/双存储元件存储器单元的电压电势以确定存储器单元的数据状态。例如，感测存储器单元428-1-1可包含：在感测放大器430-1的输入432-1-1中输入对应于电压电势存储的存储器单元428-1-1的信号，在感测放大器430-1的输入432-1-2中输入对应于电压电势存储的存储器单元428-1-1的信号，在感测放大器430-1的输入434中输入对应于存储在存储器单元428-1-4的第一电容器上的电压电势的信号，及在感测放大器430-1的输入436中输入对应于存储在存储器单元428-1-4的第二电容器上的电压电势的信号。存储器单元428-1-4是存储互补电压电势的双存取装置/双存储元件存储器单元(例如，一个电容器存储对应于第一数据状态的电压电势且另一电容器存储对应于第二数据状态的电压电势；或反之亦然)。存储器单元428-1-4可提供用于在感测放大器430-1中感测存储器单元428-1-1的参考电压。感测放大器430-1可经配置以平均化输入434及436，输入434及436是来自互补电压电势的输入。输入434及436的平均值可用作感测放大器430-1确定存储器单元428-1-1的数据状态的参考电压。在感测放大器430-1中比较输入432-1-1及432-2与输入434及436以确定存储器单元428-1-1的数据状态。如果输入432-1-1及432-2小于输入434及436的平均值，那么感测存储器单元处于第一数据状态中。如果输入432-1-1及432-2大于输入434及436的平均值，那么感测存储器单元处于第二数据状态中。
通过在感测放大器430-4的输入434中输入对应于存储在存储器单元428-1-4的第一电容器上的电压电势的信号且在感测放大器430-4的输入436中输入对应于存储在存储器单元428-1-4的第二电容器上的电压电势的信号来确定存储器单元428-1的数据状态。如果输入434小于输入436，那么感测存储器单元处于第一数据状态中。如果输入434大于输入436，那么感测存储器单元处于第二数据状态中。
存储器单元群组426可经配置以在给定存储器单元行上存储及感测耦合5个数字线的存储器单元中的4位数据。在若干实施例中，存储器单元群组可经配置以在给定存储器单元行上存储及感测比耦合到群组中的存储器单元的数字线的数量少1位的数据。
图5说明根据本公开的若干实施例的用于感测存储器单元的感测放大器。在图5中，感测放大器560经配置以感测单存取装置/单存储元件存储器单元。感测放大器560可接收对应于存储在单存取装置/单存储元件存储器单元上的电压电势的输入532-1及532-2。输入532-1耦合到晶体管570-3的栅极且输入532-2耦合到晶体管570-4的栅极。感测放大器560可从双存取装置/双存储元件存储器单元接收互补输入，所述互补输入可用作确定存储器单元的数据状态的参考。感测放大器560可接收对应于存储在双存取装置/双存储元件存储器单元的第一存储元件上的电压电势的输入534，及对应于存储在双存取装置/双存储元件存储器单元的第二存储元件上的电压电势的输入536。输入534耦合到晶体管570-1的栅极且输入536耦合到晶体管570-2的栅极。晶体管570-1及570-2的源极漏极区域耦合到交叉耦合锁存器的第一侧，且晶体管570-3及570-4的源极漏极区域耦合到交叉耦合锁存器的第二侧。交叉耦合锁存器包含NMOS晶体管574-1及574-2及PMOS晶体管572-1及572-2。感测放大器560可响应于感测到来自存储器单元的输入532-1及532-2及来自存储器单元的输入534及536提供参考信号而锁存对应于数据值的信号。
图6说明根据本公开的若干实施例的用于感测存储器单元的感测放大器。在图6中，感测放大器665经配置以感测单存取装置/单存储元件存储器单元。感测放大器665可接收对应于存储在单存取装置/单存储元件存储器单元上的电压电势的输入632-1及632-2。输入632-1耦合到晶体管670-3的栅极且输入632-2耦合到晶体管670-4的栅极。感测放大器665可从双存取装置/双存储元件存储器单元接收互补输入，所述互补输入可用作确定存储器单元的数据状态的参考。感测放大器665可接收对应于存储在双存取装置/双存储元件存储器单元的第一电容器上的电压电势的输入634，及对应于存储在双存取装置/双存储元件存储器单元的第二电容器上的电压电势的输入636。输入634耦合到晶体管670-1的栅极且输入636耦合到晶体管670-2的栅极。晶体管670-1及670-2的源极漏极区域耦合到交叉耦合锁存器的第一侧，且晶体管670-3及670-4的源极漏极区域耦合到交叉耦合锁存器的第二侧。交叉耦合锁存器包含NMOS晶体管674-1及674-2及PMOS晶体管672-1及672-2。感测放大器665可响应于感测到来自存储器单元的输入632-1及632-2及来自存储器单元的输入634及636提供参考信号而锁存对应于数据值的信号。
虽然本文中已说明和描述特定实施例，但所属领域的一般技术人员应了解，经计算以实现相同结果的布置可替换所展示的特定实施例。本公开希望涵盖本公开的各种实施例的适应或变化。应理解，以上描述已以说明性方式而非限制性方式进行。所属领域的技术人员将在回顾以上描述之后了解以上实施例及本文未具体描述的其它实施例的组合。本公开的各种实施例的范围包含其中使用以上结构和方法的其它应用。因此，本公开的各种实施例的范围应参考随附权利要求书以及此类权利要求所授权的等效物的全范围来确定。
在前述具体实施方式中，出于使本公开条理化的目的，在单个实施例中将各种特征组合在一起。本公开的此方法不应被视为反映本公开的所公开实施例必须使用比明确叙述于每一权利要求中的特征更多的特征的意图。实际上，如随附权利要求书所反映，本公开的主旨在于比单个所公开实施例的所有特征更少的特征。因此，随附权利要求书特此并入具体实施方式中，其中每一权利要求独立作为单独的实施例。

Claims (22)

1.一种设备，其包括：
存储器单元阵列；及
控制器，其耦合到所述阵列，所述控制器经配置以：
基于与第一存储器单元相关联的第一输入以及与第二存储器单元相关联的第二输入及第三输入来感测所述第一存储器单元。
2.根据权利要求1所述的设备，其中所述第二输入对应于第一数据状态且所述第三输入对应于第二数据状态，且其中所述第一数据状态及所述第二数据状态互补。
3.根据权利要求1所述的设备，其中所述第一存储器单元是单存取装置/单存储元件存储器单元且所述第二存储器单元是双存取装置/双存储元件存储器单元。
4.根据权利要求1到3中任一权利要求所述的设备，其中所述第一存储器单元及所述第二存储器单元耦合到与所述第一存储器单元相关联的第一感测放大器。
5.根据权利要求1到3中任一权利要求所述的设备，其中所述第二存储器单元耦合到与所述第二存储器单元相关联的第二感测放大器。
6.根据权利要求1到3中任一权利要求所述的设备，其中通过在与所述第一存储器单元相关联的第一感测放大器中比较所述第一输入与所述第二输入及所述第三输入的平均值来感测所述第一存储器单元的数据状态。
7.根据权利要求1到3中任一权利要求所述的设备，其中所述第一存储器单元耦合到第一数字线，所述第一数字线与耦合到所述阵列中的所述第二存储器单元的第二数字线相隔八个数字线。
8.一种设备，其包括：
存储器单元阵列，其包含耦合到存取线的第一数量个存储器单元；
第一数量个感测放大器，其中所述第一数量个存储器单元中的每一者耦合到所述第一数量个感测放大器中的对应感测放大器；及
控制器，其耦合到所述阵列，所述控制器经配置以：
基于来自所述第一数量个存储器单元的输入及从第二存储器单元到所述第一数量个存储器单元中的每一者的所述对应感测放大器的输入来感测所述第一数量个存储器单元。
9.根据权利要求8所述的设备，其中所述阵列包含耦合到所述存取线的第二数量个存储器单元，且其中所述第二数量个存储器单元中的每一者耦合到所述第二数量个感测放大器中的对应感测放大器。
10.根据权利要求8到9中任一权利要求所述的设备，其中控制器经配置以基于来自所述第二数量个存储器单元的输入及从第三存储器单元到所述第二数量个存储器单元中的每一者的所述对应感测放大器的输入来感测所述第二数量个存储器单元。
11.一种设备，其包括：
存储器单元阵列，其包含耦合到第一感测放大器的第一存储器单元、耦合到第二感测放大器的第二存储器单元及耦合到第三感测放大器的第三存储器单元；及
控制器，其经配置以：
通过将与所述第一存储器单元相关联的第一信号输入到所述第一感测放大器且将与第四存储器单元相关联的第二信号及第三信号输入到所述第一感测放大器来感测所述第一存储器单元。
12.根据权利要求11所述的设备，其中所述第一感测放大器包含经配置以接收所述第一信号的第一输入、经配置以接收所述第一信号的第二输入、经配置以接收所述第二信号的第三输入及经配置以接收所述第三信号的第四输入。
13.根据权利要求11到12中任一权利要求所述的设备，其中所述第二信号是对应于第一数据状态的电压且第三信号是对应于第二数据状态的电压。
14.根据权利要求11到12中任一权利要求所述的设备，其中对应于所述第一存储器单元的数据状态的所述第一感测放大器的输出是基于所述第一信号与所述第二信号及所述第三信号的平均值之间的差。
15.一种方法，其包括：
将与存储器单元相关联的信号及与另一存储器单元相关联的互补信号输入到感测放大器；
响应于与所述存储器单元相关联的所述信号大于所述互补信号的平均值而感测所述存储器单元处于第一数据状态中；及
响应于与所述存储器单元相关联的所述信号小于所述互补信号的平均值而感测所述存储器单元处于第二数据状态中。
16.根据权利要求15所述的方法，其中感测所述存储器单元处于所述第一数据状态中包含：将大于所述互补信号的平均值的信号锁存在所述感测放大器中。
17.根据权利要求15所述的方法，其中感测所述存储器单元处于所述第一数据状态中包含：将小于所述互补信号的平均值的信号锁存在所述感测放大器中。
18.根据权利要求15到17中任一权利要求所述的方法，其进一步包含：使用互补信号来编程所述另一存储器单元，所述互补信号包含对应于所述第一数据状态的信号及对应于所述第二数据状态的信号。
19.根据权利要求15到17中任一权利要求所述的方法，其进一步包含：使与所述另一存储器单元相关联的所述互补信号作为第一信号及第二信号输入到与所述另一感测放大器相关联的另一感测放大器。
20.一种方法，其包括：
基于来自第一数量个存储器单元及使用互补信号所编程的第一存储器单元的输入来感测耦合到存取线的所述第一数量个存储器单元；及
基于来自第二数量个存储器单元及使用互补信号所编程的第二存储器单元的输入来感测耦合到所述存取线的所述第二数量个存储器单元。
21.根据权利要求20所述的方法，其进一步包括：基于来自邻近所述第一数量个存储器单元中的一者的所述第一存储器单元的输入来感测所述第一数量个存储器单元。
22.根据权利要求20所述的方法，其进一步包括：基于来自邻近所述第二数量个存储器单元中的一者的所述第二存储器单元的输入来感测所述第二数量个存储器单元。
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