KR20020031843A - 파워업 회로 - Google Patents
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Abstract
본 발명은 반도체 장치의 파워업 회로에 관한 것으로, 외부전압 인가시 저전압 검출 회로부와 고전압 검출 회로부를 조합하여 파업업 신호를 발생시킴으로써, 안정된 파워업 신호의 발생과 전류 소모를 줄일 수 있다. 이를 위해 본 발명의 파워업 회로는 외부전압을 입력하여 제 1 전압 레벨까지 검출한 신호를 발생하는 제 1 레벨 검출 수단과, 상기 외부전압을 입력하여 제 2 전압 레벨까지 검출한 신호를 발생하는 제 2 레벨 검출 수단과, 상기 제 2 레벨 검출 수단의 출력 신호를 입력하여 일정 구간의 펄스 신호를 발생하는 펄스 발생 수단과, 상기 제 1 전압 레벨 검출 수단의 출력 신호와 상기 펄스 발생 수단의 출력 신호를 조합하여 파워업 신호를 생성하는 논리 연산 수단을 포함하여 이루어진 것을 특징으로 한다.
Description
본 발명은 반도체 장치의 파워업(power up) 회로에 관한 것으로, 특히 외부전압(Vext)인가시 저전압 검출 회로부와 고전압 검출 회로부를 조합하여 파업업 신호를 발생시킴으로써, 안정된 파워업 신호의 발생과 전류 소모를 줄인 파워업 회로에 관한 것이다.
일반적으로, 파워업(power up) 회로는 반도체 디바이스에서 파워업(power up)시 회로를 초기화시키는 파워업 신호를 발생하는 회로이다.
도 1은 종래 기술에 따른 파워업 회로의 구성을 나타낸 것으로, 외부전압(Vext)을 입력하여 그 전위 레벨을 검출한 신호를 발생하는 레벨 검출부(1)와, 상기 레벨 검출부(1)의 출력단과 파워업 신호(pwrup)를 출력하는 단자 사이에 직렬접속된 3개의 인버터(INV1∼INV3)로 구성된다.
종래의 파워업 회로는 도시된 바와 같이, 외부전압(Vext) 인가시 레벨 검출부(10)에서 이를 감지하여 일정 펄스 신호를 발생한다. 이때, 발생된 펄스 신호는 직렬연결된 3개의 인버터(INV1∼INV3)를 통해 최종 출력 단자로 파워업 신호(OLD_PWRUP)를 발생한다. 이때, 발생된 파워업 신호(OLD_PWRUP)는 도 3에 도시된 (b) 파형도와 같다.
그런데, 종래의 파워업 회로에 있어서는 외부 전원전압 레벨이 낮거나, 또는 고온에서 파워업 신호가 너무 낮은 레벨에서 발생하게 되면, 내부 회로를 초기화 시킬 수 없는 경우가 발생한다. 이를 방지하기 위해, 파워업 신호를 너무 높은 전압 레벨에서 발생할 경우 대기 전류 소모가 너무 많은 문제점이 있었다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 외부전압(Vext)인가시 저전압 검출 회로부와 고전압 검출 회로부를 조합하여 파업업 신호를 발생시킴으로써, 안정된 파워업 신호의 발생과 전류 소모를 줄인 파워업 회로를 제공하는데 있다.
상기 목적을 달성하기 위하여, 본 발명의 파워업 회로에 있어서는,
외부전압을 입력하여 제 1 전압 레벨까지 검출한 신호를 발생하는 제 1 레벨검출 수단과,
상기 외부전압을 입력하여 제 2 전압 레벨까지 검출한 신호를 발생하는 제 2 레벨 검출 수단과,
상기 제 2 레벨 검출 수단의 출력 신호를 입력하여 일정 구간의 펄스 신호를 발생하는 펄스 발생 수단과,
상기 제 1 전압 레벨 검출 수단의 출력 신호와 상기 펄스 발생 수단의 출력 신호를 조합하여 파워업 신호를 생성하는 논리 연산 수단을 포함하여 이루어진 것을 특징으로 한다.
본 발명의 반도체 장치의 파워업 회로에 있어서, 상기 제 1 전압 레벨은 상기 제 2 전압 레벨보다 작은 것을 특징으로 한다.
본 발명의 반도체 장치의 파워업 회로에 있어서, 상기 펄스 발생 수단은 상기 제 2 레벨 검출 수단의 출력 신호를 반전하는 인버터(INV4)와, 상기 인버터(INV4)의 출력 신호를 딜레이 시키는 딜레이 회로단(32)과, 상기 딜레이 회로단(32)의 출력 신호를 반전하는 인버터(INV5)와, 상기 인버터(INV4)의 출력 신호와 상기 인버터(INV5)의 출력 신호를 입력하는 NOR 게이트(NOR1)로 구성된 것을 특징으로 한다.
본 발명의 반도체 장치의 파워업 회로에 있어서, 상기 논리 연산 수단은 OR 게이트로 구성된 것을 특징으로 한다.
본 발명의 반도체 장치의 파워업 회로에 있어서, 상기 OR 게이트는 NOR 게이트와 인버터로 구성된 것을 특징으로 한다.
도 1은 종래의 파워업 회로를 나타낸 회로도
도 2는 본 발명의 파워업 회로를 나타낸 회로도
도 3은 종래 및 본 발명의 파워업 신호의 동작 타이밍도
* 도면의 주요부분에 대한 부호의 설명 *
1 : 레벨 검출부10 : 제 1 레벨 검출부
20 : 제 2 레벨 검출부30 : 펄스 발생부
40 : 논리 연산부
이하, 본 발명의 실시예에 관하여 첨부도면을 참조하면서 상세히 설명한다.
또, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 것은 동일한 부호를 사용하고 그 반복적인 설명은 생략한다.
도 2는 본 발명에 의한 파워업 회로를 나타낸 것으로, 외부전압(Vext)을 입력하여 제 1 전압 레벨까지 검출한 신호를 발생하는 제 1 레벨 검출부(10)와, 상기 외부전압(Vext)을 입력하여 제 2 전압 레벨까지 검출한 신호를 발생하는 제 2 레벨 검출부(20)와, 상기 제 2 레벨 검출부(20)의 출력 신호를 입력하여 일정 구간의 펄스 신호를 발생하는 펄스 발생부(30)와, 상기 제 1 전압 레벨 검출부(10)의 출력 신호와 상기 펄스 발생부(30)의 출력 신호를 조합하여 파워업 신호(PWRUP)를 생성하는 논리 연산 수단(40)으로 구성된다.
여기서, 상기 펄스 발생부(30)는 상기 제 2 레벨 검출부(20)의 출력 신호를 반전하는 인버터(INV4)와, 상기 인버터(INV4)의 출력 신호를 딜레이 시키는 딜레이 회로단(32)과, 상기 딜레이 회로단(32)의 출력 신호를 반전하는 인버터(INV5)와, 상기 인버터(INV4)의 출력 신호와 상기 인버터(INV5)의 출력 신호를 입력하는 NOR 게이트(NOR1)로 구성된다. 그리고, 상기 논리 연산부(40)는 NOR 게이트(NOR2)와 인버터(INV6)로 구성된다.
상기 구성에서, 제 1 레벨 검출부(10)는 제 2 레벨 검출부(20)에 비해 낮은 전압 레벨에서 검출되어 동작하고, 제 2 레벨 검출부(20)는 제 1 레벨 검출부(10)에서 발생한 값보다 높은 레벨에서 검출한 값을 딜레이단(32)에서 생기는 딜레이만큼의 펄스 형태로 되어 출력된다.
따라서, 제 1 레벨 검출부(10)의 출력 신호와 펄스 발생부(30)의 출력 신호를 조합하여 파워업 신호(PWRUP)를 발생한다. 이때, 발생된 파워업 신호(PWRUP)는 도 3에 도시된 (c) 펄스 신호와 같다.
본 발명의 파워업 회로는 제 1 레벨 검출부(10)에서 내부 회로를 초기화 하지 못할 경우, 제 2 레벨 검출부(20)에서 검출된 신호에 의해 펄스 발생부(30)에서 발생되는 펄스 구간 동안 내부 회로를 초기화 시킨다.
따라서, 본 발명의 파워업 회로는 종래의 파워업 회로에서 저 레벨의 외부전압 인가시 내부 회로를 초기화시키지 못하는 문제와, 고 레벨의 외부전압 인가시 문제되는 대기 전류를 감소시킬 수 있다.
이상에서 설명한 바와 같이, 본 발명의 파워업 회로는 외부전압(Vext)인가시 저전압 검출 회로부와 고전압 검출 회로부를 조합하여 파업업 신호를 발생시킴으로써, 안정된 파워업 신호를 발생시킬 수 있고 전류 소모를 줄일 수 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
Claims (5)
- 반도체 장치의 파워업 회로에 있어서,외부전압을 입력하여 제 1 전압 레벨까지 검출한 신호를 발생하는 제 1 레벨 검출 수단과,상기 외부전압을 입력하여 제 2 전압 레벨까지 검출한 신호를 발생하는 제 2 레벨 검출 수단과,상기 제 2 레벨 검출 수단의 출력 신호를 입력하여 일정 구간의 펄스 신호를 발생하는 펄스 발생 수단과,상기 제 1 전압 레벨 검출 수단의 출력 신호와 상기 펄스 발생 수단의 출력 신호를 조합하여 파워업 신호를 생성하는 논리 연산 수단을 포함하여 이루어진 것을 특징으로 하는 반도체 장치의 파워업 회로.
- 제 1 항에 있어서,상기 제 1 전압 레벨은 상기 제 2 전압 레벨보다 작은 것을 특징으로 하는 반도체 장치의 파워업 회로.
- 제 1 항에 있어서, 상기 펄스 발생 수단은,상기 제 2 레벨 검출 수단의 출력 신호를 반전하는 인버터(INV4)와,상기 인버터(INV4)의 출력 신호를 딜레이 시키는 딜레이 회로단(32)과,상기 딜레이 회로단(32)의 출력 신호를 반전하는 인버터(INV5)와,상기 인버터(INV4)의 출력 신호와 상기 인버터(INV5)의 출력 신호를 입력하는 NOR 게이트(NOR1)로 구성된 것을 특징으로 하는 반도체 장치의 파워업 회로.
- 제 1 항에 있어서,상기 논리 연산 수단은 OR 게이트로 구성된 것을 특징으로 하는 반도체 장치의 파워업 회로.
- 제 4 항에 있어서,상기 OR 게이트는 NOR 게이트와 인버터로 구성된 것을 특징으로 하는 반도체 장치의 파워업 회로.
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|---|---|---|---|---|
| KR100562636B1 (ko) * | 2003-12-30 | 2006-03-20 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 파워업 회로 |
| KR100605574B1 (ko) * | 2003-12-30 | 2006-07-28 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 파워업 회로 |
| US7091758B2 (en) | 2003-05-02 | 2006-08-15 | Samsung Electronics Co. Ltd. | Power-on reset circuit, semiconductor integrated circuit device including the same and method for generating a power-on reset signal |
| KR100656427B1 (ko) * | 2005-11-09 | 2006-12-11 | 주식회사 하이닉스반도체 | 반도체 메모리의 파워 업 신호 발생장치 |
| KR20120044073A (ko) * | 2010-10-27 | 2012-05-07 | 에스케이하이닉스 주식회사 | 파워업신호 생성회로 |
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