KR960003741Y1 - 리셋 신호 발생 회로 - Google Patents

Abstract

내용 없음.

Description

리셋 신호 발생 회로

제1도는 종래 리셋 신호 발생 회로의 블럭도.

제2도는 제1도에 있어서, 상세회로도.

제3도는 본 고안 리셋 신호 발생 회로의 블럭도.

제4도는 제3도에 있어서, 신호 검출부의 회로도.

제5도는 제3도에 있어서, 각 부의 파형도.

* 도면의 주요부분에 대한 부호의 설명

11 : 신호 검출부 12 : 트리거 회로

NA1 : 낸드게이트 IN1 : 인버터

TR1-TR3 : 트랜지스터 C1 : 콘덴서

본 고안은 리셋 신호 발생에 관한 것으로 특히 내부 롬 프로그램으로 구동되는 마이크로 프로세서에서 프로그램 이상시 시스템을 리셋시키도록 하는 리셋 신호 발생 회로에 관한 것이다.

제1도는 종래 리셋 신호 발생 회로의 블럭도로서 이에 도시된 바와 같이, 리셋 명령에 의해 시스템 클럭(CLK)을 수십 단계로 분주하여 리셋 신호를 발생시키는 2진 카운터(1)로 구성된 것으로, 상기 2진 카운터(1)는 반전 출력이 입력(D)에 궤환된 n개의 플립플롭을 직렬 접속하여 클럭(CLK)를 순차적으로 분주하도록 구성된다.

이와 같은 종래 회로의 동작 과정을 설명하면 다음과 같다.

시스템이 정상 동작하는 경우 리셋 명령이 인에이블되어 2진 카운터(2)가 리셋 상태 즉, 상기 2진 카운터(1)를 구성하는 직렬 접속된 플립플롭이 크리어 상태임으로 중앙 처리 장치(도면 미표시)에 리셋 신호(CRST)가 출력되지 않는다.

그리고, 시스템이 동작중에 이상이 발생하면 리셋 명령이 디스에이블됨으로 2진 카운터(1)는 시스템 클럭(DLK)을 직렬 접속된 n개의 플립플롭을 통해 분주하여 중앙 처리장치(도면 미표시)에 리셋 신호(CRST)를 출력하게 된다.

그러나, 이러한 종래 회로는 시스템 클럭을 2진 카운터로 분주하여 리셋 신호를 생성함으로 회로 구성이 복잡해짐은 물론 칩 사이즈가 커지는 문제점이 있었다.

본 고안은 이러한 종래의 문제점을 해결하기 위하여 시스템 내부의 여러 클럭을 비교한 후 이 신호에 따라 일정 시간에 비례하여 충전 전위를 증가시고 충전 전위가 일정 전압 이상이 되면 리셋 신호를 발생시키는 리셋 신호 발생 회로를 안출한 것으로, 이를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

제3도는 본 고안 리셋 신호 발생 회로의 블럭도로서 이에 도시한 바와 같이, 시스템 클럭(CLK1-CLK3)을 낸딩하여 반전시키는 낸드게이트(NA1), 인버터(IN1)와 리셋신호와 상기 인버터(IN1)의 출력(V1)에 따라 충전전압의 전위를 증가시키고 리셋 명령에 따라 충전 전압을 방전시키는 신호 검출부(11)와, 이 신호 검출부(11)의 출력이 일정 전압 이상이면 리셋 신호(CRST)를 발생시키는 트리거 회로(12)로 구성한다.

상기 신호 검출부(11)는 제4도에 도시한 바와 같이, 리셋 신호가 게이트에 인가된 트랜지스터(TR1)의 소스에 전압을 인가하여 그 트랜지스터(TR1)의 드레인을 게이트에 인버터(IN1)의 출력(V1)이 인가된 트랜지스터(TR2)의 소스에 접속하고 상기 트랜지스터(TR2)의 드레인에 일측이 접지된 콘덴서(C1)의 타측을 접속함과 아울러 게이트에 리셋 명령이 인가된 트랜지스터(TR3)의 드레인을 공통 접속하여 그 공통 접속점을 트리거 회로(12)의 입력에 접속하며 상기 트랜지스터(TR3)의 소스를 접지하여 구성한다.

이와 같은 구성한 본 고안의 동작 및 작용 효과를 제5도의 파형도를 참조하여 상세히 설명하면 다음과 같다.

제5도(i)와 같은 리셋 신호가 고전위에서 저전위로 되어 시스템 동작이 정상 상태가 된 경우 낸드게이트(NA1)는 제5도(a)내지 (c)와 같은 시스템 클럭(CLK1-CLK3)을 입력으로 하여 제5도(d)와 같이 낸딩된 신호를 출력하고 그 낸딩 신호는 인버터(IN1)에서 제5도(e)와 같은 반전되어 신호 검출부(11)에 입력 되어진다.

이때, 신호검출부(11)는 저전위인 리셋 명령에 의해 트랜지스터(TR3)가 턴오프 상태를 유지하고 제5도(i)와 같은 저전위인 리셋 신호에 의해 트랜지스터(TR1)가 턴온 상태가 됨으로 제5도(e)와 같은 인버터(IN1)의 출력(V1)이 저전위가 될 때마다 트랜지스터(TR2)가 턴온되어 콘덴서(C1)를 충전시키는데, 그 콘덴서(C1)를 충전시키는데 전위를 제5도(f)와 같이 증가하게 된다.

여기서, 콘덴서(C1)에 충전되는 전압(V2)은 아래와 같은 식으로 표시된다.

V2 = it/C1

i는 트랜지스터(TR1)(TR2)의 온 전류이고, t는 인버터(IN1)의 출력이 저전압일 동안의 시간이다.

이에 따라, 시스템이 정상 동작을 할 경우 신호 검출부(11)에 제5도(h)와 같이 고전위인 리셋 명령이 인가되어 트랜지스터(TR3)를 턴온되고 상기 콘덴서(C1)의 충전 전압이 상기 트랜지스터(TR3)를 통해 방전됨으로써 트리거 회로(12)에서 리셋 신호(CRST)를 저전위로 유지하게 되어 시스템을 리셋시키지 않는다.

한편, 시스템 동작 중에 이상이 발생하여 신호 검출부(11)에 고전위인 리셋 명령이 입력되지 않는 경우 일정 시간이 경과하여 콘덴서(C1)의 충전전위(V2)가 일정 전압 이상이 되면 트리거 회로(12)는 상기 콘덴서(C1)의 충전 전압(V2)의 트리거되어 제5도(g)와 같이 리셋 신호(CRST)를 고전위로 발생시키게 됨으로써 시스템을 리셋시키게 된다.

상기에서 상세히 설명한 바와 같이 본 고안은 간단한 회로 구성으로 리셋 신호를 발생시킬 수 있음으로 칩면적을 감소시킬 뿐아니라 회로 설계가 용이해지는 효과가 있다.

Claims (2)

1. (정정) 내부 롬 프로그램으로 구동되는 마이크로 프로세서에 있어서, 시스템 클럭(CLK1-CLK3)을 낸딩하는 낸드게이트(NA1)와, 이 낸드게이트(NA1)의 출력을 반전시키는 인버터(IN1)와, 리셋 신호와 상기 인버터(IN1)의 출력에 따라 충전 전압의 전위를 시간에 비례하여 증가시키고 일정 시간마다 인에이블되는 리셋 명령에 의해 충전 전압을 방전시키는 신호 검출부(11)와, 시스템의 이상으로 리셋 명령이 디스에이블 상태일 경우 상기 신호 검출부(11)의 출력이 일정 전압 이상으로 증가하면 그 전압에 트리거되어 리셋 신호(CRST)를 발생시키는 트러거 회로(12)로 구성한 것을 특징으로 하는 리셋 신호 발생회로.
2. (정정) 제1항에 있어서, 신호 검출부(11)는 리셋 신호가 게이트에 인가된 트랜지스터(TR1)의 소스에 전압을 인가하여 그 트랜지스터(TR1)의 드레인을 게이트에 인버터(IN1)의 출력(V1)이 인가된 트랜지스터(TR₂)의 소스에 접속하고 상기 트랜지스터(TR2)의 드레인을 일측이 접지된 콘덴서(C1)의 타측에 접속함과 아울러 게이트에 리셋 명령이 인가되고 소스가 접지된 트랜지스터(TR3)의 드레인에 공통 접속하여 그 공통 접속점을 트리거 회로(12)의 입력단에 접속하여 구성한 것을 특징으로 하는 리셋 신호 발생 회로.