JP2642950B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP2642950B2 JP2642950B2 JP63146575A JP14657588A JP2642950B2 JP 2642950 B2 JP2642950 B2 JP 2642950B2 JP 63146575 A JP63146575 A JP 63146575A JP 14657588 A JP14657588 A JP 14657588A JP 2642950 B2 JP2642950 B2 JP 2642950B2
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Description
【発明の詳細な説明】 ［目次］ 概要 産業上の利用分野 従来の技術 発明が解決しようとする課題 課題を解決するための手段（第１図） 作用 実施例 一実施例（第２〜５図） 拡張 発明の効果 ［概要］ クロックパルスに同期して動作し該クロックパルスの
電圧がハイレベルのときとロウレベルのときで消費電流
が異なる集積回路、例えばチョッパ型コンパレータを用
いた並列比較型A/D変換器等の半導体集積回路に関し、 クロックパルスの停止により半導体集積回路に大電流
が流れて異常動作するのを防止することを目的とし、 クロックパルスに同期して動作する内部回路と、該ク
ロックパルスが一定時間以上停止したことを検出するク
ロック停止検出回路と、該停止が検出された場合には該
内部回路へ供給されるクロックパルスの電圧レベルを予
め定めた一方のレベルに強制的に移行させる制御回路と
を備えて構成する。
電圧がハイレベルのときとロウレベルのときで消費電流
が異なる集積回路、例えばチョッパ型コンパレータを用
いた並列比較型A/D変換器等の半導体集積回路に関し、 クロックパルスの停止により半導体集積回路に大電流
が流れて異常動作するのを防止することを目的とし、 クロックパルスに同期して動作する内部回路と、該ク
ロックパルスが一定時間以上停止したことを検出するク
ロック停止検出回路と、該停止が検出された場合には該
内部回路へ供給されるクロックパルスの電圧レベルを予
め定めた一方のレベルに強制的に移行させる制御回路と
を備えて構成する。
［産業上の利用分野］ 本発明は、クロックパルスに同期して動作し該クロッ
クパルスの電圧がハイレベルのときとロウレベルのとき
で消費電流が異なる集積回路、例えばチョッパ型コンパ
レータを用いた並列比較型A/D変換器等の半導体集積回
路に関する。
クパルスの電圧がハイレベルのときとロウレベルのとき
で消費電流が異なる集積回路、例えばチョッパ型コンパ
レータを用いた並列比較型A/D変換器等の半導体集積回
路に関する。
［従来の技術］ 例えば並列比較型A/D変換器では、Ｎビット出力の場
合、2N−１個（例えばＮ＝12では4095個）のコンパレー
タを有するため、消費電流も大きくなる。特にチョッパ
型コンパレータを用いた場合には、たとえ低消費電力型
のCMOSを使用しても、動作時の平均電流は100〜500mAに
もなる。このコンパレータは、オートゼロ時においては
比較時より1.6倍以上も電流が流れる。
合、2N−１個（例えばＮ＝12では4095個）のコンパレー
タを有するため、消費電流も大きくなる。特にチョッパ
型コンパレータを用いた場合には、たとえ低消費電力型
のCMOSを使用しても、動作時の平均電流は100〜500mAに
もなる。このコンパレータは、オートゼロ時においては
比較時より1.6倍以上も電流が流れる。
［発明が解決しようとする課題］ このため、オートゼロ状態でクロックパルスが停止す
ると、A/D変換器に大電流が継続して流れることにな
り、発熱によりA/D変換器が異常値を出力してこれを含
む系が暴走する恐れが生ずる。したがって、車等にこの
A/D変換器を用いる場合には何らかの対策が必要とな
る。
ると、A/D変換器に大電流が継続して流れることにな
り、発熱によりA/D変換器が異常値を出力してこれを含
む系が暴走する恐れが生ずる。したがって、車等にこの
A/D変換器を用いる場合には何らかの対策が必要とな
る。
本発明は上記問題点に鑑み、クロックパルスの停止に
より集積回路に大電流が流れて異常動作するのを防止す
ることができる半導体集積回路を提供することにある。
より集積回路に大電流が流れて異常動作するのを防止す
ることができる半導体集積回路を提供することにある。
［課題を解決するための手段］ 第１図は本発明の原理構成を示すブロック図である。
半導体集積回路Ｓは、構成要素10、20及び30を備えて
いる。
いる。
10は内部回路であり、クロックパルスに同期して動作
し、クロックパルスが高レベルと低レベルの一方のとき
に他方のときよりも消費電流が小さくなる。
し、クロックパルスが高レベルと低レベルの一方のとき
に他方のときよりも消費電流が小さくなる。
20はクロック停止検出回路であり、該クロックパルス
が一定時間以上停止したことを検出する。
が一定時間以上停止したことを検出する。
30は制御回路であり、該停止が検出された場合には、
該内部回路10へ供給されるクロックパルスの電圧レベル
を予め定めた該一方のレベルに強制的に移行させる。
該内部回路10へ供給されるクロックパルスの電圧レベル
を予め定めた該一方のレベルに強制的に移行させる。
［作用］ クロックパルスが一定時間以上停止した場合には、ク
ロックパルスの電圧レベルは内部回路10の消費電流が少
なくなる方のレベルに強制的に移行される。
ロックパルスの電圧レベルは内部回路10の消費電流が少
なくなる方のレベルに強制的に移行される。
したがって、内部回路10の消費電流は動作時の平均電
流よりも少なくなり、内部回路が発熱により異常動作す
ることがない。
流よりも少なくなり、内部回路が発熱により異常動作す
ることがない。
［実施例］ （１）一実施例 図面に基づいて本発明の一実施例を説明する。
第２図は半導体集積回路が並列比較型A/D変換器であ
る場合を示す。
る場合を示す。
A/D変換器の主要な内部回路である並列比較型A/D変換
部10Aは、例えば出力が12ビットであり、4095個のチョ
ッパ型コンパレータ11を備えている。各チョッパ型コン
パレータ11は、外部から供給されるクロックパルスS1に
同期して同一動作を行う。
部10Aは、例えば出力が12ビットであり、4095個のチョ
ッパ型コンパレータ11を備えている。各チョッパ型コン
パレータ11は、外部から供給されるクロックパルスS1に
同期して同一動作を行う。
チョッパ型コンパレータ11の入力端子12aには、直列
接続された複数の抵抗器により電源電圧が分圧された基
準電圧が印加され、入力端子12bにはデジタル変換しよ
うとするサンプル電圧が印加される。入力端子12a、12b
はそれぞれアナログスイッチ13a,13bを介してコンデン
サ14aの一端に共通に接続されている。コンデンサ14aの
他端には、インバータ15a、コンデンサ14b、インバータ
15b及び15cが順位直列接続されている。インバータ15c
の出力端子はチョッパ型コンパレータ11の出力端子16に
接続されている。また、インバータ15a、15bにはそれぞ
れアナログスイッチ17a、17bが並列接続されている。
接続された複数の抵抗器により電源電圧が分圧された基
準電圧が印加され、入力端子12bにはデジタル変換しよ
うとするサンプル電圧が印加される。入力端子12a、12b
はそれぞれアナログスイッチ13a,13bを介してコンデン
サ14aの一端に共通に接続されている。コンデンサ14aの
他端には、インバータ15a、コンデンサ14b、インバータ
15b及び15cが順位直列接続されている。インバータ15c
の出力端子はチョッパ型コンパレータ11の出力端子16に
接続されている。また、インバータ15a、15bにはそれぞ
れアナログスイッチ17a、17bが並列接続されている。
これらアナログスイッチ13a、17a及び17bは、クロッ
クパルスS3により開閉される。また、アナログスイッチ
13bは、クロックパルスS3をインバータ40で反転したク
ロックパルス３により開閉される。
クパルスS3により開閉される。また、アナログスイッチ
13bは、クロックパルスS3をインバータ40で反転したク
ロックパルス３により開閉される。
クロックパルスS3がハイレベルになると、アナログス
イッチ13a、17a及び17bが閉じられ、アナログスイッチ1
3bが開かれる。このオートゼロ状態では、入力端子12a
に印加される基準電圧に比例した電荷がコンデンサ14a
に蓄積される。また、インバータ15a、15bは入出力端子
が短絡されているので、インバータ15a,15bはその後の
入力に応じてハイレベル側またはロウレベル側へ最も動
作し易い状態になっている。さらに、この短絡により、
インバータ15a、15bを構成するCMOSの電源端子間には比
較的大きな電流が流れる。
イッチ13a、17a及び17bが閉じられ、アナログスイッチ1
3bが開かれる。このオートゼロ状態では、入力端子12a
に印加される基準電圧に比例した電荷がコンデンサ14a
に蓄積される。また、インバータ15a、15bは入出力端子
が短絡されているので、インバータ15a,15bはその後の
入力に応じてハイレベル側またはロウレベル側へ最も動
作し易い状態になっている。さらに、この短絡により、
インバータ15a、15bを構成するCMOSの電源端子間には比
較的大きな電流が流れる。
次に、クロックパルスS3がロウレベルになると、アナ
ログスイッチ13a、17a及び17bが開かれ、アナログスイ
ッチ13bが閉じられる。この比較状態では、入力端子12b
に印加されるサンプル電圧に応じてコンデンサ14aの電
荷量が変化しこれがインバータ15aにより増幅され、次
いでコンデンサ14bの電荷量が変化しこれがインバータ1
5bにより増幅される。そして、サンプル電圧が基準電圧
よりも大きければ、出力端子16がロウレベルになり、逆
の場合には出力端子16がハイレベルになる。
ログスイッチ13a、17a及び17bが開かれ、アナログスイ
ッチ13bが閉じられる。この比較状態では、入力端子12b
に印加されるサンプル電圧に応じてコンデンサ14aの電
荷量が変化しこれがインバータ15aにより増幅され、次
いでコンデンサ14bの電荷量が変化しこれがインバータ1
5bにより増幅される。そして、サンプル電圧が基準電圧
よりも大きければ、出力端子16がロウレベルになり、逆
の場合には出力端子16がハイレベルになる。
このクロックパルスS3は次のようにして作成される。
すなわち、入力端子21がアンドゲート30Aの一方の入
力端子に接続され、入力端子21がクロック停止検出回路
20Aを介してアンドゲート30Aの他方の入力端子に接続さ
れており、入力端子21にクロックパルスS1を供給するこ
とによりアンドゲート30Aの出力端子からクロックパル
スS3が得られる。
力端子に接続され、入力端子21がクロック停止検出回路
20Aを介してアンドゲート30Aの他方の入力端子に接続さ
れており、入力端子21にクロックパルスS1を供給するこ
とによりアンドゲート30Aの出力端子からクロックパル
スS3が得られる。
このクロック停止検出回路20Aは、例えば第３図に示
す如く、入力端子21がｐチャンネルMOSFET22のゲートに
接続され、このソースが＋側電源端子VDDに接続され、
ドレインが抵抗23を介して−側電源端子VSSに接続さ
れ、抵抗23にコンデンサ24が並列接続され、ｐチャンネ
ルMOSFET22のドレインにシュミット回路25の入力端子が
接続されて構成されており、シュミット回路25の出力信
号がクロック動作信号S2として端子26に取り出される。
す如く、入力端子21がｐチャンネルMOSFET22のゲートに
接続され、このソースが＋側電源端子VDDに接続され、
ドレインが抵抗23を介して−側電源端子VSSに接続さ
れ、抵抗23にコンデンサ24が並列接続され、ｐチャンネ
ルMOSFET22のドレインにシュミット回路25の入力端子が
接続されて構成されており、シュミット回路25の出力信
号がクロック動作信号S2として端子26に取り出される。
上記構成において、入力端子21に第４図に示すような
クロックパルスS1を供給すると、クロックパルスS1がロ
ウレベルのときｐチャンネルMOSFET22がオンになり、コ
ンデンサ24に電荷が蓄積されるとともに、出力端子26が
ハイレベルになる。次に、クロックパルスS1がハイレベ
ルになると、ｐチャンネルMOSFET22がオフになるが、コ
ンデンサ24に電荷が蓄積られているので、コンデンサ24
の電気容量と抵抗23の抵抗値との積に比例した一定時間
T1以内、すなわちT0＜T1なるT0後にクロックパルスS1が
ロウレベルになれば、クロック動作信号S2はハイレベル
のままとなる。したがって、正常動作時には第４図に示
す如く、クロック動作信号S2は常にハイレベルになって
いる。よって、アンドゲート30Aが開かれ、クロックパ
ルスS1がアンドゲート30Aを通ってクロックパルスS1と
同一波形のクロックパルスS3となる。
クロックパルスS1を供給すると、クロックパルスS1がロ
ウレベルのときｐチャンネルMOSFET22がオンになり、コ
ンデンサ24に電荷が蓄積されるとともに、出力端子26が
ハイレベルになる。次に、クロックパルスS1がハイレベ
ルになると、ｐチャンネルMOSFET22がオフになるが、コ
ンデンサ24に電荷が蓄積られているので、コンデンサ24
の電気容量と抵抗23の抵抗値との積に比例した一定時間
T1以内、すなわちT0＜T1なるT0後にクロックパルスS1が
ロウレベルになれば、クロック動作信号S2はハイレベル
のままとなる。したがって、正常動作時には第４図に示
す如く、クロック動作信号S2は常にハイレベルになって
いる。よって、アンドゲート30Aが開かれ、クロックパ
ルスS1がアンドゲート30Aを通ってクロックパルスS1と
同一波形のクロックパルスS3となる。
断線等によりクロックパルスS1が一定時間T1以上ハイ
レベルになると、クロック動作信号S2がロウレベルとな
り、アンドゲート30Aが閉じられ、したがってクロック
パルスS3が強制的にロウレベルに移行される。逆に、ク
ロックパルスS1がロウレベルの状態で停止した場合に
も、クロックパルスS3はロウレベルである。したがっ
て、クロック停止状態では必ずクロックパルスS3がロウ
レベルとなり、第２図に示すアナログスイッチ13a、17a
及びアナログスイッチ17bが開状態になり、アナログス
イッチ13bが閉状態になる。このため、チョッパ型コン
パレータ11の消費電流は極めて小さくなり、並列比較型
A/D変換部10Aの消費電流は動作時の平均電流以下とな
る。よって、発熱により並列比較型A/D変換部10Aが異常
動作することがない。
レベルになると、クロック動作信号S2がロウレベルとな
り、アンドゲート30Aが閉じられ、したがってクロック
パルスS3が強制的にロウレベルに移行される。逆に、ク
ロックパルスS1がロウレベルの状態で停止した場合に
も、クロックパルスS3はロウレベルである。したがっ
て、クロック停止状態では必ずクロックパルスS3がロウ
レベルとなり、第２図に示すアナログスイッチ13a、17a
及びアナログスイッチ17bが開状態になり、アナログス
イッチ13bが閉状態になる。このため、チョッパ型コン
パレータ11の消費電流は極めて小さくなり、並列比較型
A/D変換部10Aの消費電流は動作時の平均電流以下とな
る。よって、発熱により並列比較型A/D変換部10Aが異常
動作することがない。
また、ｐチャンネルMOSFET22のゲートがフローティン
グ状態となり、第５図に示す如く通常動作よりも長い周
期で振動した場合には、これに対応してクロック動作信
号S2、クロックパルスS3が第５図に示す如くなり、クロ
ックパルスS3のパルス幅が一定幅に押さえられる。した
がって、このような場合にも並列比較型A/D変換部10Aの
消費電流は通常動作の場合の平均電流よりも少なくな
り、安全側動作となる。
グ状態となり、第５図に示す如く通常動作よりも長い周
期で振動した場合には、これに対応してクロック動作信
号S2、クロックパルスS3が第５図に示す如くなり、クロ
ックパルスS3のパルス幅が一定幅に押さえられる。した
がって、このような場合にも並列比較型A/D変換部10Aの
消費電流は通常動作の場合の平均電流よりも少なくな
り、安全側動作となる。
（２）拡張 なお、本発明には他にも種々の変形例が含まれる。
例えば、アンドゲート30Aの代わりにアナログスイッ
チを用い、クロック動作信号S2によりこのアナログスイ
ッチをオン・オフする構成であってもよい。
チを用い、クロック動作信号S2によりこのアナログスイ
ッチをオン・オフする構成であってもよい。
また、上記実施例では一定時間以上クロックパルスが
停止した場合にクロックパスルの電圧レベルを強制的に
ロウレベルにする場合を説明したが、ハイレベルにする
ことにより集積回路が安全側になる場合には、アンドゲ
ート30Aの代わりにナンドゲートを用いればよい。
停止した場合にクロックパスルの電圧レベルを強制的に
ロウレベルにする場合を説明したが、ハイレベルにする
ことにより集積回路が安全側になる場合には、アンドゲ
ート30Aの代わりにナンドゲートを用いればよい。
さらに、本発明の思想はクロックパルスが供給される
PLL回路にも適用することができる。すなわち、クロッ
クパスルが停止した場合にはPLL回路は自走してクロッ
クパスルとは無関係の周波数のパルスを出力し、このパ
ルスを用いた集積回路を含む系が異常動作する場合も考
えられるが、この場合、クロックパスルの停止を検出
し、ゲートを閉じてPLL回路から出力されるパスルを集
積回路へ供給するのを停止することにより異常動作を防
止するようにしてもよい。
PLL回路にも適用することができる。すなわち、クロッ
クパスルが停止した場合にはPLL回路は自走してクロッ
クパスルとは無関係の周波数のパルスを出力し、このパ
ルスを用いた集積回路を含む系が異常動作する場合も考
えられるが、この場合、クロックパスルの停止を検出
し、ゲートを閉じてPLL回路から出力されるパスルを集
積回路へ供給するのを停止することにより異常動作を防
止するようにしてもよい。
［発明の効果］ 以上説明した如く、本発明に係る半導体集積回路で
は、クロックパスルが一定時間以上停止したことを検出
した場合には内部回路へ供給するクロックパスルの電圧
レベルを、内部回路の消費電流が少なくなる方のレベル
に強制的に移行させるので、クロックパスルが一定時間
以上停止しても集積回路に大電流が流れることがなく、
したがって、発熱による半導体集積回路の異常動作を防
止することができるという優れた効果を奏し、この半導
体集積回路及びこれを含む系全体の安全性と信頼性の向
上及び半導体集積回路の利用範囲の拡大に寄与するとこ
ろが大きい。
は、クロックパスルが一定時間以上停止したことを検出
した場合には内部回路へ供給するクロックパスルの電圧
レベルを、内部回路の消費電流が少なくなる方のレベル
に強制的に移行させるので、クロックパスルが一定時間
以上停止しても集積回路に大電流が流れることがなく、
したがって、発熱による半導体集積回路の異常動作を防
止することができるという優れた効果を奏し、この半導
体集積回路及びこれを含む系全体の安全性と信頼性の向
上及び半導体集積回路の利用範囲の拡大に寄与するとこ
ろが大きい。
第１図は本発明の構成を示す原理ブロック図である。 第２図乃至第５図は本発明の一実施例に係り、 第２図は並列比較型A/D変換器の要部構成を示す回路
図、 第３図は第２図に示すクロック停止検出回路20Aの一例
を示す回路図、 第４図はクロックパスルが一定時間以上停止した場合の
動作を示す波形図、 第５図は第３図に示すｐチャンネルMOSFET22のゲートが
フローティング状態になった場合の動作を示す波形図で
ある。 図中、 10Aは並列比較型A/D変換部 11はチョッパ型コンパレータ 20Aはクロック停止検出回路 22はｐチャンネルMOSFET 25はシュミット回路
図、 第３図は第２図に示すクロック停止検出回路20Aの一例
を示す回路図、 第４図はクロックパスルが一定時間以上停止した場合の
動作を示す波形図、 第５図は第３図に示すｐチャンネルMOSFET22のゲートが
フローティング状態になった場合の動作を示す波形図で
ある。 図中、 10Aは並列比較型A/D変換部 11はチョッパ型コンパレータ 20Aはクロック停止検出回路 22はｐチャンネルMOSFET 25はシュミット回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 吉田松寿 愛知県春日井市高蔵寺２丁目1844番２ 富士通ヴィエルエスアイ株式会社内 (56)参考文献 特開 昭55−16540（ＪＰ，Ａ) 特開 昭58−12568（ＪＰ，Ａ) 特開 昭59−188750（ＪＰ，Ａ)
Claims (3)
- 【請求項１】クロックパルスに同期して動作し、クロッ
クパルスが高レベルと低レベルの一方のときに他方のと
きよりも消費電流が小さくなる内部回路（10）と、 該クロックパルスが一定時間以上停止したことを検出す
るクロック停止検出回路（20）と、 該停止が検出された場合には、該内部回路（10）へ供給
されるクロックパルスの電圧レベルを予め定めた該一方
のレベルに強制的に移行させる制御回路（30）と、 を有することを特徴とする半導体集積回路。 - 【請求項２】前記内部回路（10A）は、前記クロックパ
ルスが前記一方のレベルのときに入力端と出力端とが導
通されるCMOSインバータ（15a,15b）を有することを特
徴とする請求項１記載の半導体集積回路。 - 【請求項３】前記内部回路（10A）は、サンプル電圧を
基準電圧と比較する前に前記CMOSインバータ（15a,15
b）の入出力端の電位を同一にするために該CMOSインバ
ータの入力端と出力端とが導通されるチョッパ型コンパ
レータを備えた並列比較型A/D変換器であることを特徴
とする請求項２記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63146575A JP2642950B2 (ja) | 1988-06-14 | 1988-06-14 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63146575A JP2642950B2 (ja) | 1988-06-14 | 1988-06-14 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01314420A JPH01314420A (ja) | 1989-12-19 |
| JP2642950B2 true JP2642950B2 (ja) | 1997-08-20 |
Family
ID=15410795
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63146575A Expired - Fee Related JP2642950B2 (ja) | 1988-06-14 | 1988-06-14 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2642950B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5516540A (en) * | 1978-07-20 | 1980-02-05 | Nec Corp | Pulse detection circuit |
| JPS5812568A (ja) * | 1981-07-15 | 1983-01-24 | Matsushita Electric Works Ltd | 電力線搬送システムの受信器 |
| JPS59188750A (ja) * | 1983-04-11 | 1984-10-26 | Hitachi Ltd | デ−タ処理システム |
-
1988
- 1988-06-14 JP JP63146575A patent/JP2642950B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01314420A (ja) | 1989-12-19 |
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