JP2853342B2 - 異常発振検出回路 - Google Patents
異常発振検出回路Info
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- JP2853342B2 JP2853342B2 JP2413063A JP41306390A JP2853342B2 JP 2853342 B2 JP2853342 B2 JP 2853342B2 JP 2413063 A JP2413063 A JP 2413063A JP 41306390 A JP41306390 A JP 41306390A JP 2853342 B2 JP2853342 B2 JP 2853342B2
- Authority
- JP
- Japan
- Prior art keywords
- oscillation
- circuit
- counter
- time constant
- reset
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Description
【０００１】
【産業上の利用分野】本発明は、発振回路の異常発振検
出回路に係り、特にマイクロコンピュータにおけるクロ
ック発振回路の異常発振対策に好適な異常発振検出回路
に関する。
出回路に係り、特にマイクロコンピュータにおけるクロ
ック発振回路の異常発振対策に好適な異常発振検出回路
に関する。
【０００２】
【従来の技術】従来のマイクロコンピュータのクロック
発振回路は、例えば、図４に示すように水晶振動子５１
が外付けされる自励発振回路（以下、「ＯＳＣ」と称す
る）１を備え、その発振出力信号をシステムクロック２
としてマイクロコンピュータの内部に供給していた。Ｏ
ＳＣ１は図示のように抵抗及びインバータを有し、発振
出力信号はインバータを介してシステムクロック２とし
て出力される。外付けの水晶振動子５１と共にコンデン
サ５２及び５３が外付けされる。
発振回路は、例えば、図４に示すように水晶振動子５１
が外付けされる自励発振回路（以下、「ＯＳＣ」と称す
る）１を備え、その発振出力信号をシステムクロック２
としてマイクロコンピュータの内部に供給していた。Ｏ
ＳＣ１は図示のように抵抗及びインバータを有し、発振
出力信号はインバータを介してシステムクロック２とし
て出力される。外付けの水晶振動子５１と共にコンデン
サ５２及び５３が外付けされる。
【０００３】次にこのようなＯＳＣ１の動作について説
明する。
明する。
【０００４】通常の場合、マイクロコンピュータ内部で
は、システムクロック２として供給された信号をクロッ
クデバイダ等により分周することにより内部クロックを
生成している。そして、その内部クロックに基づいてマ
イクロコンピュータの内部状態（以下、「ＳＴＡＴＥ」
と称する）が決定されていた。
は、システムクロック２として供給された信号をクロッ
クデバイダ等により分周することにより内部クロックを
生成している。そして、その内部クロックに基づいてマ
イクロコンピュータの内部状態（以下、「ＳＴＡＴＥ」
と称する）が決定されていた。
【０００５】具体的には例えば図５に示すようにＳＴＡ
ＴＥ“Ｔ０”とＳＴＡＴＥ“Ｔ１”との２つのＳＴＡＴ
Ｅが発生されている。この例では、マイクロコンピュー
タは、ＳＴＡＴＥ“Ｔ０”とＳＴＡＴＥ“Ｔ１”の２つ
のＳＴＡＴＥしかとらない。
ＴＥ“Ｔ０”とＳＴＡＴＥ“Ｔ１”との２つのＳＴＡＴ
Ｅが発生されている。この例では、マイクロコンピュー
タは、ＳＴＡＴＥ“Ｔ０”とＳＴＡＴＥ“Ｔ１”の２つ
のＳＴＡＴＥしかとらない。
【０００６】マイクロコンピュータの最高速動作時に
は、夫々のＳＴＡＴＥで処理すべき動作に必要な最小の
時間までＳＴＡＴＥの時間幅を狭めることが可能であ
り、それに基づいて自励発振周波数ｆが決定されてい
る。即ち、この自励発振周波数ｆが最高動作周波数とな
っている。
は、夫々のＳＴＡＴＥで処理すべき動作に必要な最小の
時間までＳＴＡＴＥの時間幅を狭めることが可能であ
り、それに基づいて自励発振周波数ｆが決定されてい
る。即ち、この自励発振周波数ｆが最高動作周波数とな
っている。
【０００７】
【発明が解決しようとする課題】上述のようにＯＳＣ１
の波形に基づき単純にＳＴＡＴＥを決めているようなマ
イクロコンピュータの場合、外部ノイズの混入又は電源
電圧の変動などにより発生する異常の中でも、特に異常
発振が頻繁に発生する。この異常発振時には、異常に高
い発振周波数で発振し、通常の場合、発振周波数が２倍
とか３倍の発振周波数になってしまう。異常発振が起こ
った場合、図５の最後の部分に示すようにその時のＳＴ
ＡＴＥ幅が狭くなってしまい、本来そのＳＴＡＴＥの中
で処理しなければならない動作が終了できず誤動作をす
ることになるという問題点があった。
の波形に基づき単純にＳＴＡＴＥを決めているようなマ
イクロコンピュータの場合、外部ノイズの混入又は電源
電圧の変動などにより発生する異常の中でも、特に異常
発振が頻繁に発生する。この異常発振時には、異常に高
い発振周波数で発振し、通常の場合、発振周波数が２倍
とか３倍の発振周波数になってしまう。異常発振が起こ
った場合、図５の最後の部分に示すようにその時のＳＴ
ＡＴＥ幅が狭くなってしまい、本来そのＳＴＡＴＥの中
で処理しなければならない動作が終了できず誤動作をす
ることになるという問題点があった。
【０００８】本発明はかかる問題点に鑑みてなされたも
のであって、発振回路の異常発振を効果的に検出して、
発振出力が供給されるシステムにシステムリセットをか
け、システムの暴走状態を速やかに回復し得る異常発振
検出回路を提供することを目的とする。
のであって、発振回路の異常発振を効果的に検出して、
発振出力が供給されるシステムにシステムリセットをか
け、システムの暴走状態を速やかに回復し得る異常発振
検出回路を提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明に係る異常発振検
出回路は、システムに発振出力を供給する発振回路と、
この発振回路の発振出力がカウントクロックとして入力
されカウント値が所定値に達したときに前記システムに
対するシステムリセット信号を発生するカウンタと、出
力電圧が所定の時定数で漸次変化する時定数回路と、こ
の時定数回路の出力電圧が所定の閾値電圧に達したとき
に前記カウンタ及び時定数回路をリセットするリセット
回路とを具備し、前記発振回路が正常であるときには、
前記カウンタがシステムリセット信号を発生する前に、
前記カウンタ及び時定数回路が前記リセット回路により
リセットされることを特徴とする。
出回路は、システムに発振出力を供給する発振回路と、
この発振回路の発振出力がカウントクロックとして入力
されカウント値が所定値に達したときに前記システムに
対するシステムリセット信号を発生するカウンタと、出
力電圧が所定の時定数で漸次変化する時定数回路と、こ
の時定数回路の出力電圧が所定の閾値電圧に達したとき
に前記カウンタ及び時定数回路をリセットするリセット
回路とを具備し、前記発振回路が正常であるときには、
前記カウンタがシステムリセット信号を発生する前に、
前記カウンタ及び時定数回路が前記リセット回路により
リセットされることを特徴とする。
【００１０】
【作用】本発明の異常発振検出回路においては、発振回
路の発振出力をカウントしてカウント値が所定値に達し
たときにシステムリセット信号を発生するカウンタを、
時定数回路を用いて構成したタイマ手段により正常時の
前記カウンタのカウント値が前記所定値に達しない所定
時間毎にリセットするようにしたので、前記発振回路が
異常発振すると、前記タイマ手段による前記カウンタの
リセット以前に前記カウンタがシステムリセット信号を
発生する。
路の発振出力をカウントしてカウント値が所定値に達し
たときにシステムリセット信号を発生するカウンタを、
時定数回路を用いて構成したタイマ手段により正常時の
前記カウンタのカウント値が前記所定値に達しない所定
時間毎にリセットするようにしたので、前記発振回路が
異常発振すると、前記タイマ手段による前記カウンタの
リセット以前に前記カウンタがシステムリセット信号を
発生する。
【００１１】
【実施例】以下、添付の図面を参照して、本発明の実施
例について説明する。
例について説明する。
【００１２】図１は、本発明の第１の実施例に係る異常
発振検出回路の構成を示す。水晶振動子５１、コンデン
サ５２及び５３が外付けされるＯＳＣ（自励発振回路）
１１の発振出力はシステムクロック１２としてマイクロ
コンピュータ内部に供給されると共にバイナリカウンタ
１３に供給される。ＯＳＣ１１の前記発振出力はＲＳフ
リップフロップ１４にもリセット入力信号として供給さ
れる。電源電位ＶDDとグランド電位との間には抵抗値Ｒ
を有する抵抗１５及び容量値Ｃを有するコンデンサ１６
が直列に接続される。抵抗１５及びコンデンサ１６の接
続点１７の電圧Ｖは、閾値電圧ＶTのインバータ１８に
供給され、このインバータ１８の出力は論理を反転させ
て正論理にするためのインバータ１９に与えられる。イ
ンバータ１９の出力は、バイナリカウンタ１３にリセッ
ト入力信号として供給されると共にＲＳフリップフロッ
プ１４にセット入力信号として供給される。ＲＳフリッ
プフロップ１４の出力は接続点１７とグランド電位との
間の短絡路をオン／オフするスイッチであるトランスフ
ァゲート２０を制御する。バイナリカウンタ１３のｎビ
ット目の桁上げ信号、即ちｎ段目のキャリーＣａをマイ
クロコンピュータにシステムリセット信号２１として供
給している。
発振検出回路の構成を示す。水晶振動子５１、コンデン
サ５２及び５３が外付けされるＯＳＣ（自励発振回路）
１１の発振出力はシステムクロック１２としてマイクロ
コンピュータ内部に供給されると共にバイナリカウンタ
１３に供給される。ＯＳＣ１１の前記発振出力はＲＳフ
リップフロップ１４にもリセット入力信号として供給さ
れる。電源電位ＶDDとグランド電位との間には抵抗値Ｒ
を有する抵抗１５及び容量値Ｃを有するコンデンサ１６
が直列に接続される。抵抗１５及びコンデンサ１６の接
続点１７の電圧Ｖは、閾値電圧ＶTのインバータ１８に
供給され、このインバータ１８の出力は論理を反転させ
て正論理にするためのインバータ１９に与えられる。イ
ンバータ１９の出力は、バイナリカウンタ１３にリセッ
ト入力信号として供給されると共にＲＳフリップフロッ
プ１４にセット入力信号として供給される。ＲＳフリッ
プフロップ１４の出力は接続点１７とグランド電位との
間の短絡路をオン／オフするスイッチであるトランスフ
ァゲート２０を制御する。バイナリカウンタ１３のｎビ
ット目の桁上げ信号、即ちｎ段目のキャリーＣａをマイ
クロコンピュータにシステムリセット信号２１として供
給している。
【００１３】上述の構成による異常発振検出回路の動作
について図２を参照して説明する。
について図２を参照して説明する。
【００１４】通常、ＯＳＣ１１の発振は外付け水晶振動
子５１によって定まる周波数ｆで発振しており、バイナ
リカウンタ１３はその周波数ｆをカウントしている。ま
た、抵抗１５及びコンデンサ１６の直列回路では、夫々
の値Ｒ及びＣで決定される時定数に従ってコンデンサ１
６への充電が行われる。ここで、接続点１７の電位Ｖは
時間Ｔに対して近似的に次式であらわされる。
子５１によって定まる周波数ｆで発振しており、バイナ
リカウンタ１３はその周波数ｆをカウントしている。ま
た、抵抗１５及びコンデンサ１６の直列回路では、夫々
の値Ｒ及びＣで決定される時定数に従ってコンデンサ１
６への充電が行われる。ここで、接続点１７の電位Ｖは
時間Ｔに対して近似的に次式であらわされる。
【００１５】Ｖ＝ＲＣＴ よって、接続点１７の電位Ｖがインバータ１８の閾値電
圧ＶTに達するまでの時間Ｔは次式であらわされる。
圧ＶTに達するまでの時間Ｔは次式であらわされる。
【００１６】Ｔ＝Ｖ／ＲＣ 次に、バイナリカウンタ１３のｎ段目からキャリーＣａ
が発生するまでの時間Ｔは次式のようになる。
が発生するまでの時間Ｔは次式のようになる。
【００１７】ｔ＝２n／ｆ ここで、Ｔ＜ｔ（Ｖ／ＲＣ＜２n／ｆ）に設定してお
く。従って、バイナリカウンタ１３がカウントアップ
し、ｎ段目からキャリーＣａが発生する前にバイナリカ
ウンタ１３はインバータ１９によりリセットされる。同
時に、フリップフロップ１４がセットされ、トランスフ
ァゲートがスイッチオンするため、接続点１７はグラン
ド電位に接続されてコンデンサ１６に充電された電荷を
放電し、接続点１７の電位はグランド電位になる。そし
て、ＲＳフリップフロップ１４もＯＳＣ１１の出力でリ
セットされ、トランスファゲート２０はスイッチオフさ
れて最初の状態に戻る。ＯＳＣ１１の発振が正常に行わ
れている限りはＴ＜ｔ（Ｖ／ＲＣ＜２n／ｆ）の状態が
維持されて以上の動作を繰り返すように設定しておく。
く。従って、バイナリカウンタ１３がカウントアップ
し、ｎ段目からキャリーＣａが発生する前にバイナリカ
ウンタ１３はインバータ１９によりリセットされる。同
時に、フリップフロップ１４がセットされ、トランスフ
ァゲートがスイッチオンするため、接続点１７はグラン
ド電位に接続されてコンデンサ１６に充電された電荷を
放電し、接続点１７の電位はグランド電位になる。そし
て、ＲＳフリップフロップ１４もＯＳＣ１１の出力でリ
セットされ、トランスファゲート２０はスイッチオフさ
れて最初の状態に戻る。ＯＳＣ１１の発振が正常に行わ
れている限りはＴ＜ｔ（Ｖ／ＲＣ＜２n／ｆ）の状態が
維持されて以上の動作を繰り返すように設定しておく。
【００１８】この場合に、外部ノイズの混入又は電源電
圧の変動などの外部要因により異常発振が発生したとき
には、水晶振動子５１の発振周波数ｆ即ちＯＳＣ１１の
発振出力周波数が異常に高くなるため（異常発振の場
合、発振周波数の値は通常の２倍から３倍になってしま
う）、接続点１７の電位Ｖが閾値電圧ＶTになるまでの
時間Ｔよりも、バイナリカウンタ１３のｎビット目のキ
ャリーＣａが発生するまでの時間ｔが短くなってしま
う。即ち次式のようになる。
圧の変動などの外部要因により異常発振が発生したとき
には、水晶振動子５１の発振周波数ｆ即ちＯＳＣ１１の
発振出力周波数が異常に高くなるため（異常発振の場
合、発振周波数の値は通常の２倍から３倍になってしま
う）、接続点１７の電位Ｖが閾値電圧ＶTになるまでの
時間Ｔよりも、バイナリカウンタ１３のｎビット目のキ
ャリーＣａが発生するまでの時間ｔが短くなってしま
う。即ち次式のようになる。
【００１９】２n／ｆ＜Ｖ／ＲＣ 従って、ｎビット目のキャリーＣａ、即ちマイクロコン
ピュータに対するシステムリセット信号２１が発生して
マイクロコンピュータシステムにリセットをかけること
ができる。
ピュータに対するシステムリセット信号２１が発生して
マイクロコンピュータシステムにリセットをかけること
ができる。
【００２０】図３は、本発明の第２の実施例に係る異常
発振検出回路の構成を示す。図３の回路は、トランスフ
ァゲート２０のオン／オフ制御を行う信号として図１の
ＲＳフリップフロップ１４の代わりに、インバータ１９
の出力が与えられるインバータ２２及び２３の直列回路
を設けて、このインバータ２２及び２３の直列回路の出
力でトランスファゲート２０を制御する。インバータ２
２及び２３はインバータ１８及び１９との相互作用によ
り、接続点１７の電位Ｖが閾値電圧ＶTになっていると
きにトランスファゲート２０をオンとして接続点１７の
電位Ｖをグランド電位まで放電できる位の遅延時間を得
る。
発振検出回路の構成を示す。図３の回路は、トランスフ
ァゲート２０のオン／オフ制御を行う信号として図１の
ＲＳフリップフロップ１４の代わりに、インバータ１９
の出力が与えられるインバータ２２及び２３の直列回路
を設けて、このインバータ２２及び２３の直列回路の出
力でトランスファゲート２０を制御する。インバータ２
２及び２３はインバータ１８及び１９との相互作用によ
り、接続点１７の電位Ｖが閾値電圧ＶTになっていると
きにトランスファゲート２０をオンとして接続点１７の
電位Ｖをグランド電位まで放電できる位の遅延時間を得
る。
【００２１】この第２に実施例の方が、同じ動作を実現
するための第１に実施例に比して、素子数が少なくて済
む。
するための第１に実施例に比して、素子数が少なくて済
む。
【００２２】本発明は、上述の実施例に限定されず、例
えば、マイクロコンピュータ以外のシステムに用いる
等、種々変形して実施することができる。
えば、マイクロコンピュータ以外のシステムに用いる
等、種々変形して実施することができる。
【００２３】
【発明の効果】以上述べたように、本発明によれば、発
振回路が異常発振すると、定期的にリセットされるカウ
ンタのリセット以前にカウンタがシステムリセット信号
を発生し、システムの暴走状態を速やかに回復し得る異
常発振検出回路を提供することができる。
振回路が異常発振すると、定期的にリセットされるカウ
ンタのリセット以前にカウンタがシステムリセット信号
を発生し、システムの暴走状態を速やかに回復し得る異
常発振検出回路を提供することができる。
【図１】本発明の第１の実施例に係る異常発振検出回路
の構成を示す回路図である。
の構成を示す回路図である。
【図２】図１の回路の動作を説明するためのタイミング
図である。
図である。
【図３】本発明の第２の実施例に係る異常発振検出回路
の構成を示す回路図である。
の構成を示す回路図である。
【図４】従来の発振回路の構成を示す回路図である。
【図５】図４の回路の動作を説明するためのタイミング
図である。
図である。
１１；自励発振回路（ＯＳＣ） １３；バイナリカウンタ １４；ＲＳフリップフロップ １５；抵抗 １６；コンデンサ １８，１９，２１，２２；インバータ ２０；トランスファゲート
Claims (1)
- 【請求項１】 システムに発振出力を供給する発振回路
と、この発振回路の発振出力がカウントクロックとして
入力されカウント値が所定値に達したときに前記システ
ムに対するシステムリセット信号を発生するカウンタ
と、出力電圧が所定の時定数で漸次変化する時定数回路
と、この時定数回路の出力電圧が所定の閾値電圧に達し
たときに前記カウンタ及び時定数回路をリセットするリ
セット回路とを具備し、前記発振回路が正常であるとき
には、前記カウンタがシステムリセット信号を発生する
前に、前記カウンタ及び時定数回路が前記リセット回路
によりリセットされることを特徴とする異常発振検出回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2413063A JP2853342B2 (ja) | 1990-12-20 | 1990-12-20 | 異常発振検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2413063A JP2853342B2 (ja) | 1990-12-20 | 1990-12-20 | 異常発振検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04220704A JPH04220704A (ja) | 1992-08-11 |
| JP2853342B2 true JP2853342B2 (ja) | 1999-02-03 |
Family
ID=18521768
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2413063A Expired - Lifetime JP2853342B2 (ja) | 1990-12-20 | 1990-12-20 | 異常発振検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2853342B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100400395B1 (ko) * | 2001-05-25 | 2003-10-01 | 주식회사 하이닉스반도체 | 반도체 메모리장치의 오동작 방지회로 |
-
1990
- 1990-12-20 JP JP2413063A patent/JP2853342B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04220704A (ja) | 1992-08-11 |
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