JPH0876877A - 異常発振検出回路 - Google Patents

Abstract

(57)【要約】 【目的】発振周波数を変更したクロックにおける発振周
波数の異常を検出することができ、また多数の発振周波
数に対応できる異常発振検出回路を提供する。 【構成】異常発振検出回路は、基準発振回路部１とカウ
ンタ２と記憶回路部３と比較回路部４とから構成されて
いる。基準発振回路部は、予め設定された発振周波数の
基準クロック信号CLK1を生成し出力する。カウンタ２
は、基準発振回路部１から出力される基準クロック信号
CLK1をカウントし、その時々のカウント値N1を出力する
とともに、クロックCLK を入力し、そのクロックCLK に
基づいてカウント値N1をクリアする。記憶回路部３に
は、予め設定され、クロックCLK の発振周波数に応じた
規定値が記憶されている。そして、比較回路部４は、カ
ウンタ２から出力されるカウント値N1と、記憶回路部３
に記憶されている規定値とを比較し、その比較結果に基
づいた検出信号ERR を出力する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体集積回路装置に設
けられた異常発振検出回路に係り、詳しくは半導体集積
回路装置を動作させるシステムクロックの周波数異常を
検出する異常発振検出回路に関するものである。

【０００２】近年、半導体集積回路装置、例えばマイク
ロコントローラのシステムにおいては、システムクロッ
クに基づいて動作するようになっている。また、システ
ムクロックの発振周波数を変更してシステムを動作させ
る要望がある。しかしながら、システムクロックの周波
数異常は、システムの誤動作につながることから、発振
周波数を変更してもシステムクロックの周波数異常を確
実に検出することが可能な発振異常検出回路が要求され
ている。

【０００３】

【従来の技術】一般に、マイクロコントローラ等の半導
体集積回路装置においては、その内部回路や、マイクロ
コントローラに接続された様々な周辺装置を動作させる
ためにシステムクロックが用いられている。システムク
ロックは、マイクロコントローラに内蔵された発振回路
により生成され、周辺装置に供給されるようになってい
る。システムクロックは、マイクロコントローラに専用
のＬＳＩを接続し、そのＬＳＩにより生成されマイクロ
コントローラ等に供給されるようになっているものもあ
る。

【０００４】マイクロコントローラに内蔵された発振回
路の場合、その発振回路には、外部端子を介して水晶振
動子やコンデンサ等が接続される。そして、発振回路
は、接続された水晶振動子により定まる周波数のシステ
ムクロックを生成し、内部回路や周辺装置へ供給するこ
とができるようになっている。

【０００５】ところで、水晶振動子等が結露したり、水
晶振動子が接続された外部端子に異物等が付着したりす
る場合がある。その異物等は、水晶振動子等を接続した
発振回路に対して容量になることから、その発振回路に
より生成されるシステムクロックの発振周波数が変化す
ることになる。

【０００６】システムクロックの発振周波数が変化する
と、その発振周波数に基づいて周辺装置を制御する制御
プログラムが誤動作を起こしたりする場合がある。ま
た、発振周波数の変化により内部回路の動作タイミング
がずれるので、周辺装置を制御するため出力信号のレベ
ルが変化しなくなって周辺装置が動作しなくなる場合が
ある。そのため、マイクロコントローラには、システム
クロックの発振周波数の異常を検出する異常発振検出回
路が設けられたものがある。異常発振検出回路には、シ
ステムクロックをカウントするカウンタが設けられてい
る。カウンタは、システムクロックをカウントし、その
カウント値が予め設定された規定値以上になると、リセ
ット信号を出力するようになっている。内部回路や周辺
装置は、リセット信号を入力すると、出力信号のレベル
は、動作を初期化するリセットを行なうようになってい
る。また、カウンタは、所定の時間間隔毎にカウント値
をクリアするようになっており、その時間間隔は、カウ
ンタが正常な発振周波数のシステムクロックをカウント
するカウント値が規定値を越えないように設定されてい
る。

【０００７】従って、カウンタが正常な発振周波数のシ
ステムクロックをカウントする場合、そのカウント値は
所定の時間間隔毎にクリアされるので、カウンタからリ
セット信号が出力されることはない。一方、システムク
ロックの発振周波数が高くなる上昇異常が発生すると、
カウント値は、所定の時間間隔内に規定値を越えること
になる。すると、カウンタは、カウント値が規定値を越
えるので、リセット信号を出力し、内部回路等をリセッ
トするようになっている。

【０００８】

【発明が解決しようとする課題】ところで、マイクロコ
ントローラやその周辺装置は、様々な用途の製品を制御
するために用いられている。それらの製品は、制御する
間隔（タイミング）が異なるので、システムクロックの
発振周波数を変更し、その変更されたシステムクロック
に基づいて処理を行なうようになっている。

【０００９】また、製品を動作させる場合において、シ
ステムクロックの発振周波数を変更する場合がある。即
ち、内部回路等は、システムクロックに基づいて動作し
ている。従って、スタンバイ状態のときには、システム
クロックを遅くして内部回路等をゆっくりと動作させ、
アクティブ状態のときには、システムクロックを速くし
て内部回路等を素早く動作させることができる。その結
果、スタンバイ状態のときには、マイクロコントローラ
の電源電圧を低下させることができ、消費電力を低下さ
せることができる。

【００１０】そして、システムクロックの発振周波数を
変更するには、外部に接続する水晶振動子を２系統もた
せて内部で切り換えたり、外部ＬＳＩからのクロック入
力周波数を変更したりすることにより行なうことができ
るようになっている。そして、システムクロックの発振
周波数を変更すると、その変更された発振周波数のシス
テムクロックにおいて異常が発生した場合の周波数も変
化することになる。

【００１１】しかしながら、カウンタの規定値や、カウ
ント値をクリアする時間間隔は固定となっている。その
ため、発振周波数が異常となったシステムクロックのカ
ウント値は、正常な発振周波数のシステムクロックのカ
ウント値よりも小さくなる場合がある。すると、カウン
ト値は、所定の時間間隔で規定値を越えずに、所定の時
間間隔毎にクリアされてしまう。その結果、カウンタか
らリセット信号が出力されないので、発振周波数が異常
なシステムクロックにより内部回路等が誤動作してしま
うという問題があった。

【００１２】本発明は上記問題点を解決するためになさ
れたものであって、その目的は発振周波数を変更したク
ロックにおける発振周波数の異常を検出することがで
き、また多数の発振周波数に対応できる異常発振検出回
路を提供することにある。

【００１３】

【課題を解決するための手段】図１は本発明の原理説明
図である。異常発振検出回路は、基準発振回路部１とカ
ウンタ２と記憶回路部３と比較回路部４とから構成され
ている。基準発振回路部１は、予め設定された発振周波
数の基準クロック信号CLK1を生成し出力する。カウンタ
２は、基準発振回路部１から出力される基準クロック信
号CLK1をカウントし、その時々のカウント値N1を出力す
るとともに、前記クロックCLK を入力し、そのクロック
CLK に基づいてカウント値N1をクリアする。

【００１４】記憶回路部３には、予め設定され、クロッ
クCLK の発振周波数に応じた規定値が記憶されている。
そして、比較回路部４は、カウンタ２から出力されるカ
ウント値N1と、記憶回路部３に記憶されている規定値と
を比較し、その比較結果に基づいた検出信号ERR を出力
する。

【００１５】

【作用】従って、本発明によれば、クロックCLK の発振
周波数が変更されると、その発振周波数に応じて記憶回
路部３に記憶される規定値が変更される。そして、クロ
ックCLK の発振周波数が異常になると、基準クロック信
号CLK1をカウントするカウンタ２のカウント値N1がクリ
アされず、カウントされる。そして、そのカウント値N1
と記憶回路部３に記憶された規定値とが一致すると、比
較回路４は、その比較結果に基づいた検出信号ERR を出
力する。その結果、種々の発振周波数のクロックCLK の
異常発振を検出することができる。

【００１６】

【実施例】以下、本発明を具体化した一実施例を図２〜
図９に従って説明する。図２は、マイクロコントローラ
の一部回路図である。

【００１７】マイクロコントローラ１０には、発振回路
１１が設けられている。発振回路１１は並列に接続され
た抵抗１１ａとインバータ回路１１ｂとから構成され、
マイクロコントローラ１０の外部端子Ｔ１，Ｔ２に接続
されている。その外部端子Ｔ１，Ｔ２間には、水晶振動
子XTL が接続されている。また、外部端子Ｔ１，Ｔ２に
は、コンデンサＣ１，Ｃ２の一端がそれぞれ接続され、
コンデンサＣ１，Ｃ２の他端は接地されている。そし
て、発振回路１１と外部接続された水晶振動子XTL とに
より定まる発振周波数のクロックとしてのシステムクロ
ックCLK を生成する。そのシステムクロックCLK は、発
振回路１１に接続されたインバータ回路１２を介して図
示しない内部回路へ出力される。内部回路は、システム
クロックCLK を入力し、その入力したシステムクロック
CLK に基づいたタイミングで動作するようになってい
る。また、システムクロックCLK は、エッジ検出回路１
３へ出力される。

【００１８】エッジ検出回路１３は、図５に示すよう
に、直列接続された奇数段（本実施例では５段）のイン
バータ回路よりなる遅延回路１３ａと、アンド回路１３
ｂとから構成されている。エッジ検出回路１３は、シス
テムクロックCLK を入力し、そのシステムクロックCLK
がＬレベルからＨレベルへの立ち上がりを検出する。そ
して、エッジ検出回路１３は、検出した立ち上がりから
所定の時間だけＨレベルとなるパルス信号CLK1を生成
し、出力するようになっている。そのパルス信号CLK1
は、カウンタ１４に入力される。尚、パルス信号CLK1の
Ｈレベルとなる時間は、遅延回路１３ａのインバータ回
路の段数により設定されている。

【００１９】また、マイクロコントローラ１０には、基
準発振回路部としての基準発振回路１５が設けられてい
る。基準発振回路１５は、リング型発振回路であって、
図６に示すように、発振回路部１５ａと周波数設定部１
５ｂとから構成されている。発振回路部１５ａには、直
列に接続されたインバータ回路３１〜３８とナンド回路
３９とが設けられている。インバータ回路３１の出力端
子は、ナンド回路３８の入力端子の一方に接続され、ナ
ンド回路３８の他方の入力端子には、発振許可信号ＥＮ
が入力されている。そして、発振回路部１５ａは、Ｈレ
ベルの発振許可信号ＥＮを入力すると、インバータ回路
３１〜３８とナンド回路３９により定まる周波数の基準
クロック信号CLK2を生成、出力するようになっている。

【００２０】インバータ回路３３の入力端子とインバー
タ回路３８の出力端子とは、トランスファゲート４０を
介して接続されている。また、インバータ回路３４の入
力端子とインバータ回路３７の出力端子とは、トランス
ファゲート４１を介して接続されている。更に、インバ
ータ回路３５，３６は、トランスファゲート４２を介し
て接続されている。更に、インバータ回路３４の出力端
子とインバータ回路３３の入力端子との間にはトランス
ファゲート４７が接続され、インバータ回路３５の出力
端子とインバータ回路３４の入力端子との間にはトラン
スファゲート４７が接続されている。

【００２１】各トランスファゲート４０〜４２，４７，
４８は、ＰチャネルＭＯＳトランジスタ（以下、ＰＭＯ
Ｓトランジスタという）とＮチャネルＭＯＳトランジス
タ（以下、ＮＭＯＳトランジスタという）とから構成さ
れている。各トランスファゲート４０〜４２は、周波数
設定部１５ｂによりいずれか１つのトランスファゲート
がオンに制御され、他のトランスファゲートはオフに制
御されるようになっている。また、トランスファゲート
４７，４８は、周波数設定部１５ｂによりいずれか一方
のトランスファゲートがオンに、他方のトランスファゲ
ートはオフに制御されるようになっている。

【００２２】例えば、トランスファゲート４１，４７が
オン、トランスファゲート４０，４２，４８がオフの場
合、トランスファゲート４１によりインバータ回路３
４，３７間が接続され、インバータ回路３１〜３４，３
７，３８とナンド回路３９によりリング発振回路が構成
される。そして、インバータ回路３１〜３３，３７，３
８とナンド回路３９により定まる周波数の基準クロック
信号CLK2を生成、出力することができる。即ち、トラン
スファゲート４０〜４２，４７，４８を選択してオンに
することにより、基準クロック信号CLK2の発振周波数を
変更することができる。

【００２３】周波数設定部１５ｂは、周波数選択回路４
３とインバータ回路４４〜４６とから構成されている。
周波数選択回路４３は周波数記憶回路部であって、例え
ばフリップフロップにより構成され、選択する周波数の
データを記憶し、その記憶したデータに基づいて選択信
号Ａ１〜Ａ３のうちのいずれか１つをＨレベルにして出
力するようになっている。

【００２４】選択信号Ａ１は、トランスファゲート４０
を構成するＮＭＯＳトランジスタのゲートに入力される
とともにインバータ回路４４を介してＰＭＯＳトランジ
スタのゲートに入力される。従って、トランスファゲー
ト４０は、Ｈレベルの選択信号Ａ１を入力するとオンと
なる。同様に、選択信号Ａ２は、トランスファゲート４
１を構成するＮＭＯＳトランジスタのゲートに入力され
るとともにインバータ回路４５を介してＰＭＯＳトラン
ジスタのゲートに入力され、Ｈレベルの選択信号Ａ２に
よりトランスファゲート４１がオンとなる。また、選択
信号Ａ３はトランスファゲート４２を構成するＮＭＯＳ
トランジスタのゲートに入力されるとともにインバータ
回路４６を介してＰＭＯＳトランジスタのゲートに入力
され、Ｈレベルの選択信号Ａ３によりトランスファゲー
ト４２がオンとなるようになっている。

【００２５】また、選択信号Ａ１は、トランスファゲー
ト４７を構成するＰＭＯＳトランジスタのゲートに入力
されるとともにインバータ回路４４を介してＮＭＯＳト
ランジスタのゲートに入力される。従って、トランスフ
ァゲート４７は、Ｈレベルの選択信号Ａ１を入力すると
オフとなる。同様に、選択信号Ａ２は、トランスファゲ
ート４８を構成するＰＭＯＳトランジスタのゲートに入
力されるとともにインバータ回路４５を介してＰＭＯＳ
トランジスタのゲートに入力され、Ｈレベルの選択信号
Ａ２によりトランスファゲート４８がオフとなる。

【００２６】そして、周波数選択回路４３は、選択する
周波数のデータを内部回路（図示せず）から入力し、記
憶するようになっている。即ち、内部回路は、そのマイ
クロコントローラ１０が使用される目的によって選択す
べき周波数のデータを周波数選択回路４３に出力する。
周波数選択回路４３は、内部回路からの周波数のデータ
を記憶し、そのデータに基づいてトランスファゲート４
０〜４２，４７，４８をオン・オフ制御する。従って、
発振回路部１５ａから選択すべき周波数のデータに応じ
た基準クロック信号CLK2が出力されるようになってい
る。その基準クロック信号CLK2は、カウンタ１４に入力
される。

【００２７】カウンタ１４は、システムクロックCLK の
発振周波数の低下異常検出用カウンタであって、例えば
図７に示すように、複数（本実施例では３個）のフリッ
プフロップ５１〜５３により構成されている。各フリッ
プフロップ５１〜５３は基準クロック信号CLK2を入力
し、その基準クロック信号CLK2のカウントに応じてカウ
ント値Ｎ１を示す３ビットの信号Ｑ１〜Ｑ３を出力す
る。また、各フリップフロップ５１〜５３は、エッジ検
出回路１３により生成されたパルス信号CLK1をそれぞれ
入力し、カウント値Ｎ１をクリア、即ち、Ｌレベルの信
号Ｑ１〜Ｑ３を出力するようになっている。

【００２８】即ち、カウンタ１４は、基準クロック信号
CLK2のカウント値Ｎ１に応じた信号Ｑ１〜Ｑ３を出力
し、Ｈレベルのパルス信号CLK1を入力すると、Ｌレベル
の信号Ｑ１〜Ｑ３を出力するようになっている。信号Ｑ
１〜Ｑ３は、第１の比較回路部としての比較回路１６
と、比較回路１７とに入力される。

【００２９】比較回路１６は、図８に示すように、第１
の規定値記憶回路部としてのレジスタ１６ａと排他的ノ
ア回路５５〜５７とアンド回路５８とから構成されてい
る。レジスタ１６ａは、例えばフリップフロップにより
構成された記憶回路部であって、内部回路により設定さ
れる規定値を記憶するようになっている。そして、比較
回路１６は、カウンタ１４から入力した信号Ｑ１〜Ｑ
３、即ちカウント値Ｎ１とレジスタ１６ａに記憶された
規定値とを比較し、その比較結果に基づいて検出信号Ｅ
１を出力するようになっている。

【００３０】即ち、カウント値Ｎ１と規定値とが等しい
場合、比較回路１６は、Ｈレベルの検出信号Ｅ１を出力
する。一方、カウント値Ｎ１と規定値とが一致しない場
合、比較回路１６は、Ｌレベルの検出信号Ｅ１を出力す
るようになっている。

【００３１】比較回路１７は、カウンタ１４から入力し
たカウント値Ｎ１と「０」とを比較する回路であって、
例えば多入力のノア回路により構成されている。そし
て、比較回路１７は、カウント値Ｎ１が「０」の場合に
はＨレベルの信号Ｓ１を、カウント値Ｎ１が「０」でな
い場合にはＬレベルの信号Ｓ１を出力するようになって
いる。

【００３２】図２に示すように、比較回路１７から出力
された信号Ｓ１は、インバータ回路１８を介してアンド
回路１９に入力されるとともに、アンド回路２０に入力
される。アンド回路１９，２０は、共に基準クロック信
号CLK2を入力している。アンド回路１９の出力端子はカ
ウンタ２１のクリア入力端子CLR に接続され、アンド回
路２０の出力端子はカウンタ２１のクロック入力端子CK
に接続されている。そして、アンド回路１９は、信号Ｓ
１がＬレベルのとき、即ちカウント値N1が「０」と一致
しない場合に入力した基準クロック信号CLK2をカウンタ
２１のクリア入力端子CLR へ出力する。アンド回路２０
は、信号Ｓ１がＨレベルのとき、即ちカウント値N1が
「０」と一致する場合に入力した基準クロック信号CLK2
をカウンタ２１のクロック入力端子CKへ出力するように
なっている。

【００３３】カウンタ２１には、第２のカウンタとして
のカウンタ部２１ａと、第２の規定値記憶回路部として
のレジスタ２１ｂと、第２の比較回路部としての比較回
路部２１ｃとが設けられている。カウンタ部２１ａは、
システムクロックCLK の発振周波数の上昇異常検出用カ
ウンタであって、例えば図９に示すようにフリップフロ
ップ６１〜６３により構成されている。カウンタ部２１
ａは、基準クロック信号CLK2をカウントし、そのカウン
ト値Ｎ２に応じた信号Ｑ11〜Ｑ13を比較回路部２１ｃへ
出力する。一方、レジスタ２１ｂには、記憶回路部であ
って、内部回路により設定された規定値が記憶されてい
る。比較回路部２１ｃは、第２の比較回路部であって、
排他的ノア回路６４〜６６，アンド回路６７により構成
されている。比較回路部２１ｃは、信号Ｑ11〜Ｑ13、即
ちカウント値Ｎ２とレジスタ２１ｂに記憶された規定値
とを比較する。そして、比較回路部２１ｃは、カウント
値Ｎ２と規定値とが一致する場合にはＨレベルの検出信
号Ｅ２を、一致しない場合にはＬレベルの検出信号Ｅ２
を出力するようになっている。

【００３４】比較回路１６から出力される検出信号Ｅ１
と、カウンタ２１から出力される検出信号Ｅ２は、オア
回路２２に入力される。オア回路２２は、検出信号Ｅ
１，Ｅ２の論理和となる検出信号ＥＲを出力するように
なっている。

【００３５】検出信号ＥＲは、外部端子Ｔ３を介してマ
イクロコントローラ１０の外部へ出力される。また、検
出信号ＥＲは、オア回路２３の一方の入力端子に入力さ
れる。オア回路２３の他方の入力端子は外部端子Ｔ４に
接続されてマイクロコントローラ１０の外部から外部リ
セット信号RST が入力されている。オア回路２３は、検
出信号ＥＲと外部リセット信号RST とを入力し、論理和
をとった内部リセット信号RST1を生成し内部回路へ出力
する。内部回路は内部リセット信号RST1を入力すると、
リセット（初期化）するようになっている。

【００３６】更に、検出信号ＥＲは、インバータ回路２
４を介してアンド回路２５の一方の入力端子に入力され
ている。アンド回路２５の他方の入力端子には、内部回
路から発振許可信号ＥＮを入力している。そして、アン
ド回路２５は、インバータ回路２４を介した検出信号Ｅ
Ｒと発振許可信号ＥＮとを入力し、発振許可信号EN1を
生成し基準発振回路１５へ出力する。前記したように、
基準発振回路１５は、Ｈレベルの発振許可信号EN1 を入
力すると基準クロック信号CLK2を生成して出力し、Ｌレ
ベルの発振許可信号EN1 を入力すると発振を停止するよ
うになっている。即ち、基準発振回路１５の発振が停止
されると、その基準発振回路１５が駆動されない分マイ
クロコントローラ１０の消費電力が低減されるわけであ
る。

【００３７】尚、外部端子Ｔ４を介して入力された外部
リセット信号RST は、カウンタ１４，２１、比較回路１
６にも入力されるようになっている。カウンタ１４，２
１は、外部リセット信号RST を入力すると、カウント値
をクリアするようになっている。そして、カウンタ２１
に設けられたレジスタ２１ｂは、外部リセット信号RST
を入力すると規定値をクリア、即ち「０」に設定する。
同様に、比較回路１６に設けられたレジスタ１６ａは、
外部リセット信号RST を入力すると規定値をクリア、即
ち「０」に設定するようになっている。また、比較回路
１６，カウンタ２１は、外部リセット信号RST を入力す
ると、Ｌレベルの検出信号Ｅ１，Ｅ２をそれぞれ出力す
るようになっている。

【００３８】次に、上記のように構成されたマイクロコ
ントローラの作用を図３，図４に従って説明する。マイ
クロコントローラ１０に駆動電源が供給されると、発振
回路１１は、外部接続された水晶発振子XTL に基づいて
システムクロックCLK を生成し出力する。内部回路は、
システムクロックCLK を入力し、そのシステムクロック
に基づいて動作を開始する。内部回路は動作を開始する
と、比較回路１６のレジスタ１６ａに予め設定された規
定値（本実施例では「５」）を設定する。また、内部回
路は、カウンタ２１のレジスタ２１ｂに予め設定された
規定値（本実施例では「５」）を設定する。

【００３９】更に、内部回路は、基準発振回路１５の周
波数選択回路４３へ選択すべき周波数のデータを設定す
る。周波数選択回路４３は、そのデータに基づいてトラ
ンスファゲート４１をオンに制御し、トランスファ４
０，４２をオフに制御する。そして、基準発振回路１５
は、内部回路からのＨレベルの発振許可信号EN1 を入力
し、基準クロック信号CLK2を生成し出力する。尚、説明
を簡単にするために、図３に示すように、基準クロック
信号CLK2の発振周波数は、システムクロックCLKの発振
周波数の２倍とする。

【００４０】一方、エッジ検出回路１３は、システムク
ロックCLK を入力し、図３に示すように、入力したシス
テムクロックCLK の立ち上がりに基づいたパルス信号CL
K1を生成し、カウンタ１４へ出力する。カウンタ１４
は、基準クロック信号CLK2を入力し、その基準クロック
信号CLK2をカウントする。また、カウンタ１４は、パル
ス信号CLK1を入力し、そのパルス信号CLK1に基づいてカ
ウント値Ｎ１をクリアする。そして、カウンタ１４は、
そのカウント値Ｎ１を比較回路１６と比較回路１７へ出
力する。

【００４１】このとき、基準クロック信号CLK2の発振周
波数は、システムクロックCLK の発振周波数の２倍であ
る。従って、カウンタ１４は、基準クロック信号CLK2を
カウントしたカウント値が「２」になると、入力したパ
ルス信号CLK1によりそのカウント値がクリアされて
「０」となる。即ち、システムクロックCLK の発振周波
数が正常である場合、カウンタのカウント値は「０」又
は「１」となる。

【００４２】比較回路１６は、入力したカウント値とレ
ジスタ１６ａに記憶された規定値とを比較する。このと
き、カウント値Ｎ１は「０」又は「１」であって、規定
値は「５」であるので、カウント値Ｎ１と規定値とが一
致しない。従って、比較回路１６は、カウント値Ｎ１と
規定値とが一致しないので、Ｌレベルの検出信号Ｅ１を
出力する。

【００４３】比較回路１７は、カウンタ１４からのカウ
ント値を入力し、そのカウント値が「０」の場合にはＨ
レベルの信号Ｓ１を、「１」の場合にはＬレベルの信号
Ｓ１を出力する。カウンタ２１は、信号Ｓ１がＨレベ
ル、即ちカウンタ１４のカウント値が「０」の場合、ク
ロック入力端子CKに基準クロック信号CLK2を入力する。
その結果、カウンタ２１は、基準クロック信号CLK2をカ
ウントする。一方、カウンタ２１は、信号Ｓ１がＬレベ
ル、即ちカウンタ１４のカウント値が「０」でない場
合、クリア入力端子CLR に基準クロック信号CLK2を入力
する。その結果、カウンタ２１のカウント値Ｎ２はクリ
ア、即ち「０」となる。

【００４４】カウンタ２１の比較回路２１ｃは、カウン
ト値Ｎ２とレジスタ２１ｂの規定値とを比較する。この
とき、カウント値Ｎ２は、カウント値Ｎ１が「０」又は
「１」であるので、カウント値Ｎ１が「１」のときにク
リア、即ち「０」となり、カウント値Ｎ１が「０」のと
きに基準クロック信号CLK2をカウントして「１」とな
る。従って、システムクロックCLK が正常な周波数で発
振している場合、カウント値Ｎ１と同様にカウント値Ｎ
２も「０」又は「１」となる。このとき、レジスタ２１
ｂに記憶された規定値は「５」であるので、カウント値
Ｎ２と規定値とは一致しない。従って、比較回路２１
は、カウント値Ｎ２と規定値とが一致しないので、Ｌレ
ベルの検出信号Ｅ２を出力する。

【００４５】オア回路２２は、共にＬレベルの検出信号
Ｅ１，Ｅ２を入力し、Ｌレベルの検出信号ＥＲを外部端
子Ｔ３を介して出力するとともに、発振回路１１，１５
へ出力する。発振回路１１，１５は、検出信号ＥＲがＬ
レベルであるので、クロック信号CLK ，CLK2の発振を継
続する。

【００４６】システムクロックCLK の発振が停止、又は
発振周波数が低下した場合、そのシステムクロックCLK
は、エッジ検出回路１３に入力され、パルス信号CLK1が
生成される。このとき、パルス信号CLK1のパルス間隔
は、システムクロックCLK の発振周波数が低くなってい
るので、正常なパルス間隔に比べて長くなる（発振が停
止した場合、システムクロックCLK の立ち上がりを検出
することができないので、パルスは生成されずにＨレベ
ル又はＬレベルのままとなる）。このパルス信号CLK1
は、カウンタ１４のクリア入力端子CLR に入力される。

【００４７】カウンタ１４は、基準クロック信号CLK2を
カウントする。このとき、パルス信号CLK1のパルス間隔
は、長くなっているので、クリアされる前にそのカウン
ト値Ｎ１が「５」になる。すると、カウント値Ｎ１とレ
ジスタ１６ａの規定値とが等しくなるので、比較回路１
６は、Ｈレベルの検出信号Ｅ１を出力する。その検出信
号Ｅ１は、オア回路２２を介してＨレベルの検出信号Ｅ
Ｒとして発振回路１１に入力される。発振回路１１はＨ
レベルの検出信号ＥＲを入力し、システムクロックCLK
の発振を停止する。

【００４８】また、検出信号ＥＲは、外部端子Ｔ３を介
してマイクロコントローラ１０の外部へ検出信号ＥＲと
して出力される。この外部端子Ｔ３を介して出力された
検出信号ＥＲに基づいて発振回路１１から出力されるシ
ステムクロックCLK の周波数が異常であるのを確認する
ことができる。

【００４９】更に、Ｈレベルの検出信号ＥＲは、オア回
路２３を介してＨレベルの内部リセット信号RST1として
内部回路へ出力される。内部回路は、Ｈレベルの内部リ
セット信号RST1に基づいて周辺装置を制御する出力レベ
ルをリセットする。

【００５０】更にまた、Ｈレベルの検出信号ＥＲは、イ
ンバータ回路２４を介してアンド回路２５に入力され
る。すると、アンド回路２５は、Ｌレベルの発振許可信
号EN1を出力する。基準発振回路１５は、Ｌレベルの発
振許可信号EN1 を入力すると、基準クロック信号CLK2の
発振を停止する。

【００５１】一方、システムクロックCLK の発振周波数
が正常な周波数から上昇した場合、図４に示すように、
エッジ検出回路１３により生成されるパルス信号CLK1の
パルスが発生する間隔は、正常なパルス間隔に比べて短
くなる。また、このパルス信号CLK1のパルスが発生する
間隔は、基準クロック信号CLK2のパルスの間隔よりも短
くなる。その結果、カウンタ１４のカウント値Ｎ１は、
カウントするよりも速くクリアされるので、「０」のま
まとなる。従って、カウント値Ｎ１と規定値が一致する
ことがないので、比較回路１６はＬレベルの検出信号Ｅ
１を出力する。

【００５２】一方、比較回路１７は、入力したカウント
値Ｎ１が「０」であるので、Ｌレベルの信号Ｓ１を出力
する。その結果、カウンタ２１は、そのクリア入力端子
CLRにＬレベルの信号を、クロック入力端子CKに基準ク
ロック信号CLK2を入力することになる。そして、カウン
タ２１は、基準クロック信号CLK2をカウントし、比較回
路２１ｃは、そのカウント値Ｎ２とレジスタ２１ｂに記
憶された規定値とを比較する。そして、カウント値Ｎ２
が「５」になり規定値である「５」と等しくなると、比
較回路２１は、Ｈレベルの検出信号Ｅ１を出力する。そ
の検出信号Ｅ１は、オア回路２２を介してＨレベルの検
出信号ＥＲとして発振回路１１に入力される。発振回路
１１はＨレベルの検出信号ＥＲを入力すると、システム
クロックCLK の発振を停止する。

【００５３】また、検出信号ＥＲは、外部端子Ｔ３を介
してマイクロコントローラ１０の外部へ検出信号ＥＲと
して出力される。この外部端子Ｔ３を介して出力された
検出信号ＥＲに基づいて発振回路１１から出力されるシ
ステムクロックCLK の周波数が異常であるのを確認する
ことができる。

【００５４】更に、Ｈレベルの検出信号ＥＲは、オア回
路２３を介してＨレベルの内部リセット信号RST1として
内部回路へ出力される。内部回路は、Ｈレベルの内部リ
セット信号RST1に基づいて周辺装置を制御する出力レベ
ルをリセットする。

【００５５】更にまた、Ｈレベルの検出信号ＥＲは、イ
ンバータ回路２４を介してアンド回路２５に入力され
る。すると、アンド回路２５は、Ｌレベルの発振許可信
号EN1を出力する。基準発振回路１５は、Ｌレベルの発
振許可信号EN1 を入力すると、基準クロック信号CLK2の
発振を停止する。

【００５６】システムクロックCLK の発振周波数を変更
した場合、カウンタ１６，２１の規定値の変更と、基準
発振回路１５の基準クロック信号CLK2の発振周波数の変
更とのうちの少なくとも一方を変更することによりシス
テムクロックCLK の異常発振を検出することができる。
例えば、発振周波数を高くしたシステムクロックCLKに
対して上記した場合と同様に、その発振周波数が低下す
る異常が発生したとする。その異常発振のシステムクロ
ックCLK に基づいて生成されるパルス信号CLK1のパルス
間隔が、カウンタ１４が基準クロック信号CLK2をカウン
トするカウント値Ｎ１が「５」となるよりも短くなる(
例えば「４」でクリアされる) 場合がある。すると、異
常発振が発生してもカウント値Ｎ１と規定値とは一致し
ないので、比較回路１６は、Ｈレベルの検出信号Ｅ１を
出力しないので、発振回路１１，１５は、発振を停止す
ることがなく、システムは暴走する可能性がある。

【００５７】ここで、レジスタ１６ａの規定値を「３」
に設定すれば、カウント値Ｎ１と規定値とが一致するよ
うになる。すると、比較回路１６は、カウント値Ｎ１と
規定値とが一致するので、Ｈレベルの検出信号Ｅ１を出
力する。内部回路は、そのＨレベルの検出信号Ｅ１に基
づいてリセットするので、システムの暴走を抑えること
ができる。

【００５８】また、基準発振回路１５により生成される
基準クロック信号CLK2の発振周波数を変更すると、カウ
ンタ１４によりカウントされるカウント値Ｎ１が大きく
なる。すると、前記と同様に発振周波数を高くしたシス
テムクロックCLK において異常発振が発生した場合にお
いて、そのシステムクロックCLK に基づいて生成される
パルス信号CLK1によりカウント値Ｎ１が「５」よりも大
きい場合にリセットされるようになる。すると、比較回
路１６は、カウント値Ｎ１と規定値とが一致するので、
Ｈレベルの検出信号Ｅ１を出力する。その結果、システ
ムクロックCLKの異常発振を検出することができる。

【００５９】逆に、システムクロックCLK の発振周波数
を低くした場合においては、レジスタ１６ａの規定値を
大きく設定することにより、同様に低下異常発振を検出
することが可能となる。また、基準クロック信号CLK2の
発振周波数を低くすることにより、同様に低下異常発振
を検出することが可能となる。

【００６０】また、発振周波数を変更したシステムクロ
ックCLK において、カウンタ２１のレジスタ２１ｂの規
定値を変更することにより、システムクロックCLK に上
昇異常発振が発生した場合においても、同様に異常発振
を検出することが可能となる。

【００６１】このように、本実施例では、カウンタ１４
を設け、基準発振回路１５により生成された基準クロッ
ク信号CLK2をカウントし、そのカウント値Ｎ１を出力す
る。また、カウンタ１４は、発振回路１１から出力され
るシステムクロックCLK に基づいて生成されたパルス信
号CLK2によりそのカウント値Ｎ１をクリアするようにし
た。基準発振回路１５は、内部回路から設定されたデー
タに基づいて基準クロック信号CLK の発振周波数を選択
する。比較回路１６は、カウンタ１４から出力されるカ
ウント値Ｎ１を入力し、そのカウント値Ｎ１とレジスタ
１６ａに記憶された規定値とを比較する。比較回路１６
は、カウント値Ｎ１と規定値が一致しない場合にはＬレ
ベルの検出信号Ｅ１を、一致する場合にはＨレベルの検
出信号Ｅ１を出力するようにした。

【００６２】システムクロックCLK の発振周波数を変更
した場合には、基準発振回路１５の基準クロック信号CL
K2の発振周波数を変更するか、又はレジスタ１６ａに記
憶された規定値を変更する。そして、変更した基準クロ
ック信号CLK2、又は変更した規定値によりシステムクロ
ックCLK の発振周波数の異常を検出するようにした。そ
の結果、システムクロックCLK の発振周波数を変更した
場合においても、そのシステムクロックCLK の異常発振
を検出することができる。

【００６３】また、システムクロックCLK の発振周波数
が上昇異常を起こしてカウンタ１４のカウント値Ｎ１が
「０」の場合、カウンタ２１により基準クロック信号CL
K2をカウントし、そのカウント値Ｎ２とレジスタ２１ｂ
に記憶された規定値とを比較するようにした。その結
果、システムクロックCLK の周波数の上昇異常を検出す
ることができる。

【００６４】尚、本発明は前記実施例の他、以下の態様
で実施するようにしてもよく、上記実施例と同様の作用
及び効果が得られる。 １）上記実施例では、基準発振回路１５により生成され
る基準クロック信号CLK2の発振周波数を変更可能にする
とともに、レジスタ１６ａ，２１ｂに記憶されカウント
値Ｎ１，Ｎ２と比較して異常と判断する規定値を変更可
能にしたが、基準クロック信号CLK2の発振周波数を固定
とし規定値を変更可能にして実施する。また、規定値を
固定とし基準クロック信号CLK2の発振周波数を変更可能
にして実施する。 ２）上記実施例では、発振回路１５にトランスファゲー
ト４０〜４２を設け、その発振周波数を３段階に切り換
えることができるようにしたが、２段又は４段以上に切
り換えが可能となるように変更して実施する。

【００６５】また、リング発振回路を構成するインバー
タ回路３１〜３８の数を適宜変更する。 ３）上記実施例において、エッジ検出回路１３の遅延回
路部１３ａのインバータ回路の段数を適宜変更して実施
する。

【００６６】４）上記実施例において、カウンタ１４，
２１のフリップフロップの数を変更する。そのフリップ
フロップの数に応じてレジスタ１６ａ，２１ｂの数を適
宜変更する。

【００６７】５）上記実施例において、水晶振動子XTL
を外部に接続する発振回路１１によりシステムクロック
CLK を生成し、そのシステムクロックCLK の発振周波数
の異常を検出するようにしたが、発振回路１１を設けず
にマイクロコントローラ１０の外部からシステムクロッ
クを供給し、そのシステムクロックの発振周波数の異常
を検出するようにしてもよい。

【００６８】６）上記実施例において、レジスタ１６
ａ，２１ｂにカウント値Ｎ１，Ｎ２と比較する規定値を
それぞれ「５」に設定したが、適宜変更してよい。ま
た、レジスタ１６ａの規定値と、レジスタ２１ｂの規定
値とを別々に設定してもよい。

【００６９】７）上記実施例において、レジスタ１６
ａ，２１ｂを不揮発性メモリとしてＥＥＰＲＯＭ（Elec
trically Erasable Progrmmable Read Only Memory）を
用いて構成する。他に、電気的に設定値を書き込むこと
が可能であって電源を供給しなくても設定値を記憶して
おけるものであれば何でも良く、例えばＥＰＲＯＭ（Er
asable and electrically Progrmmable Read Only Memo
ry）を用いて実施する。この構成により、電源投入時に
内部回路より一々設定する必要がなくなる。また、電源
投入時におけるシステムクロックCLK の異常発振を検出
することが可能となる。

【００７０】以上、この発明の実施例について説明した
が、上記実施例から把握できる請求項以外の技術的思想
について、以下にそれらの効果とともに記載する。 イ）前記基準発振回路部は、検出信号を入力し、その検
出信号に基づいて発振を停止するようにした請求項１〜
４のうちいずれか１項に記載の異常発振検出回路。この
構成により、誤動作を防止することができる。

【００７１】ロ）前記基準発振回路部は、許可信号を入
力し、その許可信号に基づいて基準クロック信号の発振
及び停止を行なうようにした請求項１〜４のうちいずれ
か１項に記載の異常発振検出回路。この構成により、基
準クロック信号を発振しない場合には低消費電力化する
ことができる。

【００７２】ハ）前記周波数記憶回路部と第１，第２の
規定値記憶回路部とのうちすくなくとも１つを不揮発性
メモリにより構成した請求項１〜４、上記イ，ロのうち
いずれか１項に記載の異常発振検出回路。この構成によ
り、電源投入時のシステムクロックの異常を検出するこ
とができる。

【００７３】ニ）前記基準発振回路部は、複数段のイン
バータ回路３１〜３８とナンド回路３９とを直列に接続
するとともに、インバータ回路間を接続する複数のトラ
ンスファゲート４０〜４２，４７，４８とによりリング
発振回路を構成した発振回路部１５ａと、周波数選択回
路４３に記憶されたデータに基づいて前記トランスファ
ゲート４０〜４２，４７，４８をオン・オフ制御して発
振回路部１５ａの段数を変更する周波数設定部１５ｂと
から構成される請求項１〜４、上記イ〜ニのうちいずれ
か１項に記載の異常発振検出回路。この構成により、基
準クロック信号CLK2の発振周波数を容易に変更できる。

【００７４】

【発明の効果】以上詳述したように、本発明によれば、
発振周波数を変更したクロックにおける発振周波数の異
常を検出することができ、また多数の発振周波数に対応
可能な異常発振検出回路を提供することができる。

【図面の簡単な説明】

【図１】 本発明の原理説明図である。

【図２】 一実施例の異常発振検出回路のブロック回路
図である。

【図３】 発振周波数の低下異常における動作を説明す
る波形図である。

【図４】 発振周波数の上昇異常における動作を説明す
る波形図である。

【図５】 一実施例のエッジ検出回路の回路図である。

【図６】 一実施例の基準発振回路の回路図である。

【図７】 一実施例の発振周波数の低下検出用カウンタ
の回路図である。

【図８】 一実施例の比較回路の回路図である。

【図９】 一実施例の発振周波数の上昇検出用カウンタ
の回路図である。

【符号の説明】

１ 基準発振回路部 ２ カウンタ ３ 記憶回路部 ４ 比較回路部 CLK クロック CLK1 基準クロック信号 N1 カウント値 ERR 検出信号

Claims (4)

【特許請求の範囲】
1. 【請求項１】 入力したクロックの発振周波数の異常を
   検出する異常発振検出回路において、 予め設定された発振周波数の基準クロック信号を生成し
   出力する基準発振回路部と、 前記基準発振回路部から出力される基準クロック信号を
   カウントし、その時々のカウント値を出力するととも
   に、前記クロックを入力し、そのクロックに基づいてカ
   ウント値をクリアするカウンタと、 予め設定された規定値を記憶する規定値記憶回路部と、 前記カウンタのカウント値を入力し、そのカウント値と
   前記規定値記憶回路部に記憶された規定値とを比較し、
   その比較結果に基づいた検出信号を出力する比較回路部
   とを備えた異常発振検出回路。
2. 【請求項２】 入力したクロックの発振周波数の異常を
   検出する異常発振検出回路において、 予め設定された基準となる発振周波数を記憶する周波数
   記憶回路部と、 前記周波数記憶回路部に記憶された発振周波数の基準ク
   ロック信号を生成し出力する基準発振回路部と、 前記基準発振回路部から出力される基準クロック信号を
   カウントし、その時々のカウント値を出力するととも
   に、前記クロックを入力し、そのクロックに基づいてカ
   ウント値をクリアするカウンタと、 前記カウンタのカウント値を入力し、そのカウント値と
   予め設定された規定値とを比較し、その比較結果に基づ
   いた検出信号を出力する比較回路部とを備えた異常発振
   検出回路。
3. 【請求項３】 入力したクロックの発振周波数の異常を
   検出する異常発振検出回路において、 予め設定された基準となる発振周波数を記憶する周波数
   記憶回路部と、 前記周波数記憶回路部に記憶された発振周波数の基準ク
   ロック信号を生成し出力する基準発振回路部と、 前記基準発振回路部から出力される基準クロック信号を
   カウントし、その時々のカウント値を出力するととも
   に、前記クロックを入力し、そのクロックに基づいてカ
   ウント値をクリアするカウンタと、 予め設定された規定値を記憶する規定値記憶回路部と、 前記カウンタのカウント値を入力し、そのカウント値と
   前記規定値記憶回路部に記憶された規定値とを比較し、
   その比較結果に基づいた検出信号を出力する比較回路部
   とを備えた異常発振検出回路。
4. 【請求項４】 入力したクロックの発振周波数の異常を
   検出する異常発振検出回路において、 予め設定された基準となる発振周波数を記憶する周波数
   記憶回路部と、 前記周波数記憶回路部に記憶された発振周波数の基準ク
   ロック信号を生成し出力する基準発振回路部と、 前記基準発振回路部から出力される基準クロック信号を
   カウントし、その時々のカウント値を出力するととも
   に、前記クロックを入力し、そのクロックに基づいてカ
   ウント値をクリアする第１のカウンタと、 予め設定された規定値を記憶する第１の規定値記憶回路
   部と、 前記第１のカウンタのカウント値を入力し、そのカウン
   ト値と前記第１の規定値記憶回路部に記憶された規定値
   とを比較し、その比較結果に基づいた第１の検出信号を
   出力する第１の比較回路部と、 前記基準クロック信号を入力し、前記第１のカウンタの
   カウント値がクリアされた場合には基準クロック信号を
   カウントし、前記第１のカウンタが基準クロック信号を
   カウントした場合には、基準クロック信号のカウントを
   クリアする第２のカウンタと、 予め設定された規定値を記憶する第２の規定値記憶回路
   部と、 前記第２のカウンタのカウント値を入力し、そのカウン
   ト値と前記第２の規定値記憶回路部に記憶された規定値
   とを比較し、その比較結果に基づいた第２の検出信号を
   出力する第２の比較回路部とを備えた異常発振検出回
   路。