JP2698260B2

JP2698260B2 - ウオッチドッグタイマ装置

Info

Publication number: JP2698260B2
Application number: JP3312576A
Authority: JP
Inventors: 真一郎柴野; 唯男中村
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1991-11-27
Filing date: 1991-11-27
Publication date: 1998-01-19
Anticipated expiration: 2013-01-19
Also published as: JPH05151029A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、マイクロコンピュータ
のスタンバイ状態においても動作を監視することのでき
るウオッチドッグタイマ装置に関する。

【０００２】

【従来の技術】マイクロコンピュータには発振クロック
が印加されており、該発振クロックは複数段のフリップ
フロップ等を介して所定周波数のシステムクロックとな
るまで分周されている。そして、このシステムクロック
に同期してＲＯＭからプログラムデータを読み出してデ
コードした内容によってマイクロコンピュータ内部のＣ
ＰＵは動作している。

【０００３】ここで、マイクロコンピュータ内部におい
ては、プログラム命令が正常に実行されてＣＰＵが正常
に動作することが望ましいが、時として、外来ノイズ等
によってプログラムが暴走してしまうことがある。する
と、ＣＰＵが正常に動作しなくなって期待する演算結果
を得られなくなる問題が発生することになる。この場合
には、マイクロコンピュータの動作をできるだけ早くリ
セットし、該マイクロコンピュータを正常動作に戻す必
要がある。

【０００４】そこで、従来は、マイクロコンピュータが
正常に動作しているか否かを監視するためのタイマカウ
ンタを設け、プログラム命令によって一定間隔毎に発生
するタイミング信号でタイマカウンタのタイマ動作をリ
セットする様にしていた。詳しくは、プログラム命令が
正常に実行されている場合、タイマカウンタがオーバー
フロー出力を発生する以前にタイミング信号によって該
タイマカウンタがリセットされる様になっており、即ち
タイマカウンタからはオーバーフロー出力が得られなく
なっており、これよりマイクロコンピュータが正常動作
しているものと判断していた。反対に、プログラムが暴
走してしまった場合、タイミング信号が発生しなくなっ
てしまう。その為、タイマカウンタからはオーバーフロ
ー出力が発生し、このオーバーフロー出力によってマイ
クロコンピュータが誤動作しているものと判断し、マイ
クロコンピュータの動作をリセットしていた。

【０００５】

【発明が解決しようとする課題】上記した説明はあくま
でもマイクロコンピュータが通常動作状態の時の話であ
り、この場合にはマイクロコンピュータの動作状態を監
視することはできる。ところが、マイクロコンピュータ
を通常動作状態からスタンバイ状態にした場合、発振器
の発振動作が停止し、プログラム命令が実行されなくな
ってしまう。つまり、一定間隔毎のタイミング信号が発
生しなくなり、ウオッチドッグタイマ動作を行えなくな
ってしまう。

【０００６】スタンバイ状態においては、仮に電源電圧
が何らかの原因によって低下してしまうと、スタンバイ
状態から通常動作状態への移行時にＲＯＭからプログラ
ムデータを正しく読み出せなくなって、プログラムの暴
走が起こり得る。また、電源電圧の低下によって、スタ
ンバイ状態から通常動作状態への移行時に発振器を起動
できなくなることも起こり得る。更には、スタンバイ状
態においては、ＲＡＭ、レジスタ等にプログラム命令に
基づいた演算結果を保持したりしているが、外来ノイズ
等によって保持データが破壊されることもあり得る。つ
まり、従来のマイクロコンピュータでは、スタンバイ状
態でウオッチドッグタイマ動作を行えない為に、上記し
た不都合な状態を監視できないのである。

【０００７】これより、従来のマイクロコンピュータで
は、該マイクロコンピュータがスタンバイ状態から通常
動作状態へ移行する際に、異常状態があるか否かを監視
できない問題点があった。そこで、本発明は、スタンバ
イ状態においてもマイクロコンピュータの状態を監視で
きるウオッチドッグタイマ装置を提供することを目的と
する。

【０００８】

【課題を解決するための手段】本発明は、前記問題点を
解決する為に成されたものであり、その特徴とするとこ
ろは、ＣＰＵが通常動作状態の時、発振器を動作させ該
発振器の発振出力に基づいてプログラム命令を実行し、
該プログラム命令に基づいて一定間隔毎に発生する第１
のタイミング信号に同期してウオッチドッグタイマ動作
を行い、また、前記ＣＰＵがスタンバイ状態の時、前記
発振器の動作を停止させるマイクロコンピュータにおい
て、前記第１のタイミング信号に同期して充電(又は放
電)を行い、当該第１のタイミング信号から次の第１の
タイミング信号が発生するまでの間、時定数に基づいて
放電(又は充電)を行う充放電回路と、第１のスレッショ
ルドレベルを有し、前記充放電回路の充放電出力が印加
される第１のバッファ回路と、該第１のバッファ回路の
出力に基づいて前記マイクロコンピュータのリセット制
御を行うリセット制御回路と、第２のタイミング信号を
一定間隔毎に発生するタイミング信号発生回路と、第２
のスレッショルドレベルを有し、前記充放電回路の充放
電出力が印加される第２のバッファ回路と、該第２のバ
ッファ回路の出力に基づいて前記タイミング信号発生回
路の制御を行うタイミング信号制御回路と、を備え、前
記ＣＰＵがスタンバイ状態となって前記充放電回路の充
放電出力が前記第２のバッファ回路の第２のスレッショ
ルドレベルに達した時、前記タイミング信号発生回路か
ら前記第２のタイミング信号を強制的に発生させ、前記
充放電回路を充放電動作させる点である。

【０００９】

【作用】本発明によれば、スタンバイ状態において充放
電回路の充放電出力が第２のスレッショルドレベルに達
すると、タイミング信号発生回路から第２のタイミング
信号が一定間隔毎に強制的に発生され、これより充放電
回路を充放電動作させてウオッチドッグタイマ動作を実
行でき、マイクロコンピュータのスタンバイ状態におけ
る動作を監視できることになる。

【００１０】

【実施例】本発明の詳細を図面に従って具体的に説明す
る。図１は本発明のウオッチドッグタイマ装置を示す図
である。図１において、(１)はマイクロコンピュータで
あり、該マイクロコンピュータ(１)は、内部にプログラ
ムデータの記憶されたＲＯＭ(図示せず)を有している。
そして、通常動作状態において、発振器の発振出力を分
周することによって得られるシステムクロックに同期し
て、ＲＯＭからプログラムデータを読み出してプログラ
ム命令を実行し、ＣＰＵ(図示せず)を所定の状態で動作
させている。この時、各プログラム命令を実行する度に
一定時間間隔でパルス状の第１のタイミング信号が発生
しており、このタイミング信号は、後述するが、マイク
ロコンピュータ(１)がプログラム命令によって正常に動
作しているか否かを監視するための制御信号として使用
される。

【００１１】コンデンサ(２)及び抵抗(３)はマイクロコ
ンピュータ(１)外部に設けられており、コンデンサ(２)
及び抵抗(３)は端子(４)とアースＶ_SSとの間に並列接続
されている。(５)はドレイン・ソース路が電源Ｖ_DDと端
子(４)との間に接続されたＰ型ＭＯＳトランジスタ(充
放電トランジスタ)であり、コンデンサ(２)及び抵抗
(３)による充放電動作を制御するためのものである。即
ち、プログラムの正常動作時、Ｐ型ＭＯＳトランジスタ
(５)のゲートには前述した第１のタイミング信号が印加
されており、このタイミングに同期してコンデンサ(２)
及び抵抗(３)は充放電動作している。詳しくは、一定間
隔毎にローレベル(以下「Ｌ」と称する)となるパルス状
の第１のタイミング信号がＰ型ＭＯＳトランジスタ(５)
のゲートに印加されると、コンデンサ(２)が充電動作を
行い、端子(４)の電位はＶ_DDに急速に立ち上がることに
なる。また、第１のタイミング信号が発生してから次の
第１のタイミング信号が発生するまでの間では、コンデ
ンサ(２)の充電電荷はコンデンサ(２)及び抵抗(３)で定
まる時定数に応じて放電され、即ち端子(４)の電位は時
定数に応じて徐々に立ち下がることになる。この充放電
動作が第１のタイミング信号に同期して繰り返されるの
である。尚、コンデンサ(２)、抵抗(３)、及びＰ型ＭＯ
Ｓトランジスタ(５)より充放電回路が構成されている。

【００１２】(６)は第１のスレッショルドレベルＶ_Lを
有するインバータ(第１のバッファ回路)であり、入力に
は端子(４)に現れる充放電回路の出力が印加される。
(７)はリセット回路であり、インバータ(６)の出力がハ
イレベル(以下「Ｈ」と称する)となった時にリセット信
号を発生するものである。該リセット信号は、マイクロ
コンピュータ(１)内部のＣＰＵ、ＲＯＭ、ＲＡＭ、及び
周辺回路等をシステム的にリセットする信号であっても
よいし、マイクロコンピュータ(１)のポート、クロック
発生回路等を特定の状態にセットした後に該マイクロコ
ンピュータ(１)の動作を完全に停止させる信号であって
もよい。つまり、プログラム命令が正常に実行されてい
る時は、端子(４)の電位即ちインバータ(６)への充放電
入力は常に第１のスレッショルドレベルＶ_Lより大なる
レベルで変化しており、即ちインバータ(６)出力が常に
「Ｌ」となってリセット回路(７)からはリセット信号が
発生することなくマイクロコンピュータ(１)は通常動作
することになる。また、プログラムが暴走した時は、第
１のタイミング信号が発生しなくなる為、インバータ
(６)への充放電入力が第１のスレッショルドレベルＶ_L
まで立ち下がってしまい、即ちインバータ(６)出力が
「Ｈ」となってリセット回路(７)から出力されるリセッ
ト信号によってマイクロコンピュータ(１)はリセットさ
れることになる。

【００１３】(８)は、インバータ(６)に設定された第１
のスレッショルドレベルＶ_Lより大なる第２のスレッシ
ョルドレベルＶ_Hを有するインバータ(第２のバッファ回
路)であり、その入力はインバータ(６)と同様に端子
(４)と接続されている。尚、インバータ(８)は、通常動
作状態においてディセーブルであり、スタンバイ状態に
おいてイネーブルとなるものである。

【００１４】(９)は、スタンバイ状態において第１のタ
イミング信号に代わる第２のタイミング信号＊ＴＩＭを
発生するタイミング信号発生回路である。スタンバイ状
態においては、発振器の動作停止に基づいてシステムク
ロックが発生しなくなり、そしてプログラムが実行され
なくなって第１のタイミング信号が発生しなくなり、そ
の結果、マイクロコンピュータ(１)の動作を監視できな
くなってしまう。その為、スタンバイ状態においても、
マイクロコンピュータ(１)の状態を監視できる様に、タ
イミング信号発生回路(９)を設けたのである。タイミン
グ信号発生回路(９)には発振器から得られる発振クロッ
クが印加されており、後述するタイミング信号制御回路
の出力を受けて発振クロックの分周動作を行い、一定間
隔毎に「Ｌ」となるパルス状の第２のタイミング信号＊
ＴＩＭを発生する。(10)は前述したタイミング信号制御
回路であり、インバータ(８)の出力に応じてタイミング
信号発生回路(９)から第２のタイミング信号＊ＴＩＭを
強制的に発生させるものである。詳しくは、スタンバイ
状態の初期状態において、コンデンサ(２)を満充電の状
態としておくと、第１のタイミング信号が発生しないこ
とから、端子(４)の電位はコンデンサ(２)及び抵抗(３)
の時定数に応じて徐々に立ち下がることになる。そし
て、端子(４)の電位が第２のスレッショルドレベルＶ_H
まで立ち下がると、インバータ(８)の「Ｈ」出力がタイ
ミング信号制御回路(10)に印加され、停止中の発振器の
発振を再開させてＲＯＭに記憶されたスタンバイ状態監
視用のサービスルーチンプログラムが読み出され、タイ
ミング信号発生回路(９)からは「Ｌ」の第２のタイミン
グ信号＊ＴＩＭが強制的に発生されることになる。これ
より、Ｐ型ＭＯＳトランジスタ(５)がオンしてコンデン
サ(２)が急速充電を行い、端子(４)の電位は瞬時にＶ_DD
に立ち上がることになる。尚、端子(４)の電位がＶ _DDに
立ち上がってしまうと、タイミング信号制御回路(10)に
インバータ(８)の「Ｈ」出力が再び印加されるまで発振
器は発振動作を停止することになる。

【００１５】この状態を示したのが図２に示す波形図で
ある。つまり、一定間隔Ｔで電源Ｖ _DDと第２のスレッシ
ョルドレベルＶ_Hとの間で、コンデンサ(２)及び抵抗
(３)の時定数に応じて充放電が繰り返され、スタンバイ
状態におけるマイクロコンピュータの状態(電源状態、
データの保持状態等)が監視されることになる。従っ
て、端子(４)の電位が電源Ｖ_DDと第２のスレッショルド
レベルＶ_Hとの間で変化している状態であるならば、マ
イクロコンピュータ(１)のスタンバイ状態における動作
状態は正常であると判定されるのである。ところが、外
来ノイズ等がマイクロコンピュータ(１)に影響を及ぼ
し、タイミング発生回路(９)が発振クロックの分周動作
を行えなくなり、第２のタイミング信号＊ＴＩＭが発生
しなくなってしまった場合、ＲＡＭ、レジスタ等の保持
データも同時に破壊されてしまったとする。あるいは、
電源電圧Ｖ_DDが何らかの原因によって低下してしまい、
発振器が正常に発振しなくなったり、ＲＡＭ、レジスタ
等にデータが保持されなくなったり、あるいは、スタン
バイ状態から通常動作状態に移行してもＲＯＭからのプ
ログラムデータの読み出しが正常に行えなくなってしま
うとする。この場合、端子(４)の電位がインバータ(６)
の第１のスレッショルドレベルＶ_Lまで立ち下がること
になり、これより、リセット回路(７)からリセット信号
が発生し、マイクロコンピュータ(１)はリセットされる
ことになる。従って、マイクロコンピュータ(１)がスタ
ンバイ状態から通常動作状態へ移行するにしても、不都
合な状態のままで通常動作するのを防止できることにな
る。

【００１６】尚、第１のタイミング信号と第２のタイミ
ング信号＊ＴＩＭは同一波形となってもよく、また、プ
ログラムの正常動作時において端子(４)の電位が電源Ｖ
_DDと第１のスレッショルドレベルＶ_Lとの間で変化する
のであれば、第１のタイミング信号が発生する間隔はＴ
以上であってもＴ未満であってもよい。図３、図４、及
び図５は、図１に示した充放電回路の他の実施例を示す
図である。尚、図１と同一素子には同一番号を記してあ
る。

【００１７】図３は、コンデンサ(２)及び抵抗(３)を電
源Ｖ_DDとアースＶ_SSとの間に直列接続し、Ｐ型ＭＯＳト
ランジスタ(５)のドレイン・ソース路をコンデンサ(２)
と並列接続したものである。この場合、「Ｌ」となる第
１のタイミング信号又は第２のタイミング信号＊ＴＩＭ
がＰ型ＭＯＳトランジスタ(５)のゲートに印加される
と、コンデンサ(２)が放電動作を行ってインバータ(６)
(８)入力は瞬時にＶ_DDに立ち上がり、Ｐ型ＭＯＳトラン
ジスタ(５)のゲートに第１又は第２のタイミング信号が
印加されない期間は、コンデンサ(２)及び抵抗(３)で定
まる時定数で充電動作を行い、インバータ(６)(８)入力
は徐々に立ち下がることになる。図１の充放電回路の代
わりに図３の充放電回路を用いても端子(４)に現れる充
放電出力が同一となる為、図１のその他の構成を変える
ことなくウオッチドッグタイマ装置を構成できることに
なる。

【００１８】また、図４は、コンデンサ(２)及び抵抗
(３)の一端を電源Ｖ_DDと接続し、他端をＮ型ＭＯＳトラ
ンジスタ(11)を介してアースＶ_SSと接続したものであ
る。この場合、Ｎ型ＭＯＳトランジスタ(11)のゲートに
印加される第１のタイミング信号及び第２のタイミング
信号ＴＩＭはパルス的に「Ｈ」となる信号に設定され
る。Ｎ型ＭＯＳトランジスタ(11)のゲートが「Ｈ」とな
ると、コンデンサ(２)が充電動作を行い、充放電回路の
出力は瞬時にＶ_SSまで立ち下がることになる。その後
「Ｈ」となる第１又は第２のタイミング信号が発生する
までに間においては、コンデンサ(２)及び抵抗(３)で定
まる時定数に応じて放電動作が行われ、充放電回路の出
力は徐々に立ち上がることになる。ここで、図３の充放
電回路と図４の充放電回路との充放電特性を比較する
と、図３が瞬時に放電動作を行う時に図４が瞬時に充電
動作を行い、また図３が時定数に応じて充電動作を行う
時に図４は時定数に応じて放電動作を行っており、即ち
図３及び図４の充放電特性は反対となっている。従っ
て、図１の充放電回路に代わって図４の充放電回路を使
用する場合、リセット制御回路(７)に接続されたインバ
ータ(６)の代わりに高いスレッショルドレベルＶ_H'を有
するインバータ(12)及び該インバータ(12)の出力を反転
するインバータ(13)を直列接続して設ければよいことに
なる。また、タイミング信号制御回路(10)に接続された
インバータ(８)に代わりに低いスレッショルドレベルＶ
_L'(＜Ｖ_H')を有するインバータ(14)及び該インバータ(1
4)の出力を反転するインバータ(15)を直列接続して設け
ればよいことになる。

【００１９】また、図５は、抵抗(３)及びコンデンサ
(２)を電源Ｖ_DDとアースＶ_SSとの間に直列接続し、Ｎ型
ＭＯＳトランジスタ(11)のドレイン・ソース路をコンデ
ンサ(２)と並列接続している。この場合、パルス状の
「Ｈ」の第１のタイミング信号又は第２のタイミング信
号ＴＩＭがＮ型ＭＯＳトランジスタ(11)のゲートに印加
されると、コンデンサ(２)が放電動作を行って充放電回
路の出力は瞬時にＶ_SSまで立ち下がり、次の第１又は第
２のタイミング信号が発生するまでの期間においては、
充放電回路の出力は時定数に応じて徐々に立ち上がるこ
とになる。従って、図４及び図５の充放電波形は同一と
なる為、図４の充放電回路を図１の充放電回路に代えて
使用した場合の構成に対して、図４及び図５の充放電回
路を交換するだけでよいことになる。

【００２０】

【発明の効果】本発明によれば、マイクロコンピュータ
のスタンバイ状態におけるノイズ到来、電源電圧低下等
の誤動作を監視できる為、スタンバイ状態から通常動作
状態に正常に移行できる利点が得られる。

【図面の簡単な説明】

【図１】本発明のウオッチドッグタイマ装置を示す図で
ある。

【図２】図１のスタンバイ状態における充放電波形を示
す波形図である。

【図３】図１に使用される充放電回路の第２の実施例を
示す図である。

【図４】図１に使用される充放電回路の第３の実施例を
示す図である。

【図５】図１に使用される充放電回路の第４の実施例を
示す図である。

【符号の説明】

(１) マイクロコンピュータ (２) コンデンサ (３) 抵抗 (５) Ｐ型ＭＯＳトランジスタ (６)(８)(12)(14) インバータ (７) リセット制御回路 (９) タイミング信号発生回路 (10) タイミング信号制御回路

Claims

(57)【特許請求の範囲】

【請求項１】ＣＰＵが通常動作状態の時、発振器を動
作させ該発振器の発振出力に基づいてプログラム命令を
実行し、該プログラム命令に基づいて一定間隔毎に発生
する第１のタイミング信号に同期してウオッチドッグタ
イマ動作を行い、また、前記ＣＰＵがスタンバイ状態の
時、前記発振器の動作を停止させるマイクロコンピュー
タにおいて、前記第１のタイミング信号に同期して充電(又は放電)を
行い、当該第１のタイミング信号から次の第１のタイミ
ング信号が発生するまでの間、時定数に基づいて放電
(又は充電)を行う充放電回路と、第１のスレッショルドレベルを有し、前記充放電回路の
充放電出力が印加される第１のバッファ回路と、該第１のバッファ回路の出力に基づいて前記マイクロコ
ンピュータのリセット制御を行うリセット制御回路と、第２のタイミング信号を一定間隔毎に発生するタイミン
グ信号発生回路と、第２のスレッショルドレベルを有し、前記充放電回路の
充放電出力が印加される第２のバッファ回路と、該第２のバッファ回路の出力に基づいて前記タイミング
信号発生回路の制御を行うタイミング信号制御回路と、
を備え、前記ＣＰＵがスタンバイ状態となって前記充放電回路の
充放電出力が前記第２のバッファ回路の第２のスレッシ
ョルドレベルに達した時、前記タイミング信号発生回路
から前記第２のタイミング信号を強制的に発生させ、前
記充放電回路を充放電動作させることを特徴とするウオ
ッチドッグタイマ装置。
【請求項２】前記充放電回路は、コンデンサと、抵抗
と、前記コンデンサ及び前記抵抗による充放電動作が定
期的に実行される様に前記クロック信号が印加される充
放電トランジスタと、を備えてなることを特徴とする請
求項１記載のウオッチドッグタイマ装置。