JP3080785B2 - システムクロック選択回路 - Google Patents
システムクロック選択回路Info
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Description
【０００１】
【産業上の利用分野】本発明は、マイクロコンピュータ
等のようにシステムクロックに同期して動作する回路に
おいて、システムクロックに異常が発生した場合にバッ
クアップ処理等の動作を行なうことを可能にするシステ
ムクロック選択回路に関する。
等のようにシステムクロックに同期して動作する回路に
おいて、システムクロックに異常が発生した場合にバッ
クアップ処理等の動作を行なうことを可能にするシステ
ムクロック選択回路に関する。
【０００２】
【従来の技術】一般的に、マイクロコンピュータは、発
振回路により生成されたシステムクロックに同期して動
作するようになっている。また、マイクロコンピュータ
は命令を処理する場合に、通常、システムクロックに基
づいて種々のタイミング信号を発生し、このタイミング
信号に基づいて、命令コードのフェッチ、デコード、デ
ータのロード、演算及びデータのストアという処理を順
番に実行する。従って、一般的には、回路が動作してい
る間は常にシステムクロックが供給されていることが必
要である。
振回路により生成されたシステムクロックに同期して動
作するようになっている。また、マイクロコンピュータ
は命令を処理する場合に、通常、システムクロックに基
づいて種々のタイミング信号を発生し、このタイミング
信号に基づいて、命令コードのフェッチ、デコード、デ
ータのロード、演算及びデータのストアという処理を順
番に実行する。従って、一般的には、回路が動作してい
る間は常にシステムクロックが供給されていることが必
要である。
【０００３】なお、ＣＭＯＳ（Complementary Metal Ox
ide Semiconductor ）により構成されたＣＭＯＳコンピ
ュータでは、内部のデータのバックアップのみを行なう
モード（以下、スタンバイモードという）を備えている
ことが多い。このスタンバイモードにおいては、システ
ムクロックを停止させて命令の実行を停止し、消費電流
を削減する。この場合は、ある特定のタイミングで内部
のシステムクロックを停止するので、マイクロコンピュ
ータは正しくデータのバックアップ処理を実行し、シス
テムクロックの入力を再開すれば、それ以降は正常な命
令処理を実行することができる。
ide Semiconductor ）により構成されたＣＭＯＳコンピ
ュータでは、内部のデータのバックアップのみを行なう
モード（以下、スタンバイモードという）を備えている
ことが多い。このスタンバイモードにおいては、システ
ムクロックを停止させて命令の実行を停止し、消費電流
を削減する。この場合は、ある特定のタイミングで内部
のシステムクロックを停止するので、マイクロコンピュ
ータは正しくデータのバックアップ処理を実行し、シス
テムクロックの入力を再開すれば、それ以降は正常な命
令処理を実行することができる。
【０００４】
【発明が解決しようとする課題】しかしながら、マイク
ロコンピュータでは、前述のスタンバイモードを備えた
コンピュータがスタンバイモードにある場合等を除き、
システムクロックが何らかの原因により突然停止する
と、そのマイクロコンピュータを応用したシステム全体
が動作しなくなる。このため、データ等が失われてしま
い、その後システムクロックが正常な状態に復帰して
も、システムクロック停止前の動作を続行することがで
きない。
ロコンピュータでは、前述のスタンバイモードを備えた
コンピュータがスタンバイモードにある場合等を除き、
システムクロックが何らかの原因により突然停止する
と、そのマイクロコンピュータを応用したシステム全体
が動作しなくなる。このため、データ等が失われてしま
い、その後システムクロックが正常な状態に復帰して
も、システムクロック停止前の動作を続行することがで
きない。
【０００５】即ち、マイクロコンピュータ内部でダイナ
ミック回路（ＤＲＡＭ）が使用されていると、クロック
停止中にデータ等が失われてしまう。また、ダイナミッ
ク回路が使用されていなくても、クロックが停止する直
前はそのパルスの時間的な幅及び電圧レベルが不安定な
状態になり、非同期でクロックが停止するため、一旦ク
ロックが停止した後、再びクロックを供給しても、正常
な動作を期待できない。
ミック回路（ＤＲＡＭ）が使用されていると、クロック
停止中にデータ等が失われてしまう。また、ダイナミッ
ク回路が使用されていなくても、クロックが停止する直
前はそのパルスの時間的な幅及び電圧レベルが不安定な
状態になり、非同期でクロックが停止するため、一旦ク
ロックが停止した後、再びクロックを供給しても、正常
な動作を期待できない。
【０００６】システムクロックの停止を検出するだけで
あれば、例えばウォッチドッグタイマをマイクロコンピ
ュータの外部に設ければよい。即ち、外部のウォッチド
ッグタイマがオーバーフローしないように、マイクロコ
ンピュータから所定の周期以内でタイマをクリアする信
号を出力するようにしておく。そうすると、システムク
ロックが停止したときには、マイクロコンピュータから
タイマのクリア信号が出力されないので、ウォッチドッ
グタイマがオーバーフローする。これにより、システム
クロックの停止又はマイクロコンピュータのプログラム
の暴走を検知することができる。
あれば、例えばウォッチドッグタイマをマイクロコンピ
ュータの外部に設ければよい。即ち、外部のウォッチド
ッグタイマがオーバーフローしないように、マイクロコ
ンピュータから所定の周期以内でタイマをクリアする信
号を出力するようにしておく。そうすると、システムク
ロックが停止したときには、マイクロコンピュータから
タイマのクリア信号が出力されないので、ウォッチドッ
グタイマがオーバーフローする。これにより、システム
クロックの停止又はマイクロコンピュータのプログラム
の暴走を検知することができる。
【０００７】しかし、この場合は、ウォッチドッグタイ
マをマイクロコンピュータ外部に設けることによりシス
テムクロックの停止を検出することはできても、システ
ムクロックそのものが停止しているため、データ等を退
避させるバックアップ処理を実行することができない。
マをマイクロコンピュータ外部に設けることによりシス
テムクロックの停止を検出することはできても、システ
ムクロックそのものが停止しているため、データ等を退
避させるバックアップ処理を実行することができない。
【０００８】ウォッチドッグタイマの出力を利用して、
システムクロックが停止した場合に他のクロックをシス
テムクロックとして供給し、このクロックによりバック
アップ処理を実行することも考えられるが、ウォッチド
ッグタイマは、タイマのオーバーフローを利用するとい
う構成上、異常検出に対する応答性は遅い。このため、
システムクロックが停止してから他のクロックに切替え
るまでの間にデータ等が失われてしまう。
システムクロックが停止した場合に他のクロックをシス
テムクロックとして供給し、このクロックによりバック
アップ処理を実行することも考えられるが、ウォッチド
ッグタイマは、タイマのオーバーフローを利用するとい
う構成上、異常検出に対する応答性は遅い。このため、
システムクロックが停止してから他のクロックに切替え
るまでの間にデータ等が失われてしまう。
【０００９】なお、上述のマイクロコンピュータに限ら
ず、システムクロックに同期して動作するＬＳＩ（大規
模集積回路）においては、システムクロックが突然停止
すると、システムクロックが正常な状態に復帰しても、
誤動作する虞れがある。
ず、システムクロックに同期して動作するＬＳＩ（大規
模集積回路）においては、システムクロックが突然停止
すると、システムクロックが正常な状態に復帰しても、
誤動作する虞れがある。
【００１０】本発明はかかる問題点に鑑みてなされたも
のであって、システムクロックに異常が発生した場合に
バックアップ処理等を実行するためのクロックを供給す
ることができるシステムクロック選択回路を提供するこ
とを目的とする。
のであって、システムクロックに異常が発生した場合に
バックアップ処理等を実行するためのクロックを供給す
ることができるシステムクロック選択回路を提供するこ
とを目的とする。
【００１１】
【課題を解決するための手段】本発明に係るシステムク
ロック選択回路は、第２のクロックを計数し、第１のク
ロックが所定の論理レベルになるとリセットする前段の
計数手段と、前記計数手段のキャリー出力を計数し、第
１のクロックが所定の論理レベルになるとリセットする
後段の計数手段と、第１のクロックが所定の論理レベル
にならずに前記前段と後段の計数手段が共にリセットさ
れないことと、第２のクロックを計数する前記前段の計
数手段のキャリー出力とにより、前記後段の計数手段か
ら第１のクロックの停止を示す信号が出力されることを
検出すると、第１のクロックに替えて第２のクロックを
出力する手段とを有することを特徴とする。また、本発
明に係る他のシステムクロック選択回路は、第２のクロ
ックを計数し、第１のクロックが第１の論理レベルにな
るとリセットする第１の計数手段と、第２のクロックを
計数し、第１のクロックが第２の論理レベルになるとリ
セットする第２の計数手段と、前記第１の計数手段のキ
ャリー出力により第１のクロックが第１の論理レベルに
ならないことを検出し、前記第２の計数手段のキャリー
出力により第１のクロックが第２の論理レベルにならな
いことを検出していずれか一方を検出すると第１のクロ
ックに替えて第２のクロックを出力する手段とを有する
ことを特徴とする。
ロック選択回路は、第２のクロックを計数し、第１のク
ロックが所定の論理レベルになるとリセットする前段の
計数手段と、前記計数手段のキャリー出力を計数し、第
１のクロックが所定の論理レベルになるとリセットする
後段の計数手段と、第１のクロックが所定の論理レベル
にならずに前記前段と後段の計数手段が共にリセットさ
れないことと、第２のクロックを計数する前記前段の計
数手段のキャリー出力とにより、前記後段の計数手段か
ら第１のクロックの停止を示す信号が出力されることを
検出すると、第１のクロックに替えて第２のクロックを
出力する手段とを有することを特徴とする。また、本発
明に係る他のシステムクロック選択回路は、第２のクロ
ックを計数し、第１のクロックが第１の論理レベルにな
るとリセットする第１の計数手段と、第２のクロックを
計数し、第１のクロックが第２の論理レベルになるとリ
セットする第２の計数手段と、前記第１の計数手段のキ
ャリー出力により第１のクロックが第１の論理レベルに
ならないことを検出し、前記第２の計数手段のキャリー
出力により第１のクロックが第２の論理レベルにならな
いことを検出していずれか一方を検出すると第１のクロ
ックに替えて第２のクロックを出力する手段とを有する
ことを特徴とする。
【００１２】
【作用】本発明においては、第１のクロックが停止する
と、クロック停止検出部が停止検知信号を発生する。ま
た、本発明においては、クロック切替回路に第１及び第
２のクロックが与えられる。このクロック切替回路は、
前記クロック停止検出部から前記停止検知信号が出力さ
れていない場合は前記第１のクロックを出力する。そし
て、前記クロック停止検出部から前記停止検知信号が出
力されると、その出力を前記第１のクロックから前記第
２のクロックに切替える。従って、第１のクロックが何
らかの原因により停止しても、システムには第２のクロ
ックが供給される。これにより、データの退避等のバッ
クアップ処理を実行することが可能になる。
と、クロック停止検出部が停止検知信号を発生する。ま
た、本発明においては、クロック切替回路に第１及び第
２のクロックが与えられる。このクロック切替回路は、
前記クロック停止検出部から前記停止検知信号が出力さ
れていない場合は前記第１のクロックを出力する。そし
て、前記クロック停止検出部から前記停止検知信号が出
力されると、その出力を前記第１のクロックから前記第
２のクロックに切替える。従って、第１のクロックが何
らかの原因により停止しても、システムには第２のクロ
ックが供給される。これにより、データの退避等のバッ
クアップ処理を実行することが可能になる。
【００１３】なお、第１のクロックが停止した場合にデ
ータの退避等の動作を行なうためには、例えばマイクロ
コンピュータに割込み要求信号を出力し、割込み処理に
よってデータ退避等を即時実行することが好ましい。こ
のため、前記停止検知信号に応じて割込み要求信号を発
生する割込み要求発生部を備えていることが好ましい。
ータの退避等の動作を行なうためには、例えばマイクロ
コンピュータに割込み要求信号を出力し、割込み処理に
よってデータ退避等を即時実行することが好ましい。こ
のため、前記停止検知信号に応じて割込み要求信号を発
生する割込み要求発生部を備えていることが好ましい。
【００１４】
【実施例】次に、本発明の実施例について添付の図面を
参照して説明する。
参照して説明する。
【００１５】図１は本発明の第１の実施例に係るシステ
ムクロック選択回路を示す回路図である。
ムクロック選択回路を示す回路図である。
【００１６】クロック停止検出部５は第１のクロック３
が停止した場合にクロック停止信号１４として“１”を
出力し、第１のクロック３が正常な場合は“０”を出力
する。マルチプレクサ２は、第１のクロック３及び第２
のクロック４を入力し、クロック停止検出部５の出力に
基づいていずれか一方をシステムクロック１として出力
する。即ち、マルチプレクサ２は、クロック停止検出信
号１４が“０”のときには第１のクロック３を出力し、
クロック停止検出信号１４が“１”のときには、第２の
クロック４を出力する。
が停止した場合にクロック停止信号１４として“１”を
出力し、第１のクロック３が正常な場合は“０”を出力
する。マルチプレクサ２は、第１のクロック３及び第２
のクロック４を入力し、クロック停止検出部５の出力に
基づいていずれか一方をシステムクロック１として出力
する。即ち、マルチプレクサ２は、クロック停止検出信
号１４が“０”のときには第１のクロック３を出力し、
クロック停止検出信号１４が“１”のときには、第２の
クロック４を出力する。
【００１７】また、ワンショットマルチバイブレータ１
５は、クロック停止検出信号１４が“０”から“１”に
変化するとワンショットパルスを発生する。このワンシ
ョットパルスは、ＯＲゲート１５ａを介してシステムリ
セット信号１６として出力される。なお、リセット信号
１７も、このＯＲゲート１５ａを介してシステム内の各
回路にシステムリセット信号１６として供給される。
５は、クロック停止検出信号１４が“０”から“１”に
変化するとワンショットパルスを発生する。このワンシ
ョットパルスは、ＯＲゲート１５ａを介してシステムリ
セット信号１６として出力される。なお、リセット信号
１７も、このＯＲゲート１５ａを介してシステム内の各
回路にシステムリセット信号１６として供給される。
【００１８】クロック停止検出部５は、抵抗６，７と、
コンデンサ８，９と、Ｎチャネルトランジスタ１０，１
１と、インバータ１２と、ＯＲゲート１３とにより構成
されている。即ち、抵抗６及びコンデンサ８は電源と接
地との間に直列接続されており、トランジスタ１０はコ
ンデンサ８に並列に接続されている。そして、トランジ
スタ１０のゲートには第１のクロック３が与えられる。
また、抵抗６、コンデンサ８及びトランジスタ１０の相
互接続点Ａは、ＯＲゲート１３の一方の入力端に接続さ
れている。
コンデンサ８，９と、Ｎチャネルトランジスタ１０，１
１と、インバータ１２と、ＯＲゲート１３とにより構成
されている。即ち、抵抗６及びコンデンサ８は電源と接
地との間に直列接続されており、トランジスタ１０はコ
ンデンサ８に並列に接続されている。そして、トランジ
スタ１０のゲートには第１のクロック３が与えられる。
また、抵抗６、コンデンサ８及びトランジスタ１０の相
互接続点Ａは、ＯＲゲート１３の一方の入力端に接続さ
れている。
【００１９】これと同様に、抵抗７及びコンデンサ９も
電源と接地との間に直列に接続されており、トランジス
タ１１はコンデンサ９に並列に接続されている。そし
て、トランジスタ１１のゲートには、第１のクロック３
がインバータ１２により反転されて与えられるようにな
っている。また、抵抗７、コンデンサ９及びトランジス
タ１１の相互接続点ＢはＯＲゲート１３の他方の入力端
に接続されている。クロック停止検出信号１４は、この
ＯＲゲート１３の出力である。
電源と接地との間に直列に接続されており、トランジス
タ１１はコンデンサ９に並列に接続されている。そし
て、トランジスタ１１のゲートには、第１のクロック３
がインバータ１２により反転されて与えられるようにな
っている。また、抵抗７、コンデンサ９及びトランジス
タ１１の相互接続点ＢはＯＲゲート１３の他方の入力端
に接続されている。クロック停止検出信号１４は、この
ＯＲゲート１３の出力である。
【００２０】次に、クロック停止検出部５の動作を説明
する。
する。
【００２１】コンデンサ８は抵抗６を介して充電され、
接続点Ａの電圧がＯＲゲート１３の論理スレショルド電
圧を超えると、ＯＲゲート１３の出力であるクロック停
止検出信号１４が“１”になる。しかし、第１のクロッ
ク３が正常な場合は、接続点Ａの電圧がＯＲゲート１３
の論理スレショルド電圧を超える前に、第１のクロック
３が“１”になり、Ｎチャネルトランジスタ１０がオン
状態になって、コンデンサ８の電荷が放電されて接続点
Ａの電圧が低下する。
接続点Ａの電圧がＯＲゲート１３の論理スレショルド電
圧を超えると、ＯＲゲート１３の出力であるクロック停
止検出信号１４が“１”になる。しかし、第１のクロッ
ク３が正常な場合は、接続点Ａの電圧がＯＲゲート１３
の論理スレショルド電圧を超える前に、第１のクロック
３が“１”になり、Ｎチャネルトランジスタ１０がオン
状態になって、コンデンサ８の電荷が放電されて接続点
Ａの電圧が低下する。
【００２２】コンデンサ９、抵抗７及びＮチャネルトラ
ンジスタ１１により構成された回路ついても、これと同
様に、第１のクロック３が正常な場合は、接続点Ｂの電
圧がＯＲゲート１３の論理スレショルド電圧を超える前
にＮチャネルトランジスタ１１がオン状態になり、接続
点Ｂの電圧が低下する。但し、第１のクロック３はイン
バータ１２を介してＮチャネルトランジスタ１１のゲー
トに加えられるので、第１のクロック３が“０”のとき
に、コンデンサ９の電荷が放電される。
ンジスタ１１により構成された回路ついても、これと同
様に、第１のクロック３が正常な場合は、接続点Ｂの電
圧がＯＲゲート１３の論理スレショルド電圧を超える前
にＮチャネルトランジスタ１１がオン状態になり、接続
点Ｂの電圧が低下する。但し、第１のクロック３はイン
バータ１２を介してＮチャネルトランジスタ１１のゲー
トに加えられるので、第１のクロック３が“０”のとき
に、コンデンサ９の電荷が放電される。
【００２３】従って、第１のクロック３が“０”又は
“１”のいずれの状態で停止しても、接続点Ａ又は接続
点Ｂのいずれか一方の電圧がＯＲゲート１３の論理スレ
ショルド電圧を超え、クロック停止検出信号１４が
“１”になる。
“１”のいずれの状態で停止しても、接続点Ａ又は接続
点Ｂのいずれか一方の電圧がＯＲゲート１３の論理スレ
ショルド電圧を超え、クロック停止検出信号１４が
“１”になる。
【００２４】図２は本実施例回路の動作を示すタイミン
グチャート図である。
グチャート図である。
【００２５】第１のクロック３が“１”になるタイミン
グ（Ｔ１，Ｔ３，Ｔ５）でコンデンサ８の電荷は放電さ
れ、接続点Ａの電圧は０Ｖになる。しかし、第１のクロ
ック３が停止すると（Ｔ６）、接続点Ａの電圧は上昇を
続ける。そして、この接続点Ａの電圧がＯＲゲート１３
の論理スレショルド電圧を超えるタイミング（Ｔ７）
で、クロック停止検出信号１４が“１”になり、システ
ムクロック１が第１のクロック３から第２のクロック４
に切替わる。
グ（Ｔ１，Ｔ３，Ｔ５）でコンデンサ８の電荷は放電さ
れ、接続点Ａの電圧は０Ｖになる。しかし、第１のクロ
ック３が停止すると（Ｔ６）、接続点Ａの電圧は上昇を
続ける。そして、この接続点Ａの電圧がＯＲゲート１３
の論理スレショルド電圧を超えるタイミング（Ｔ７）
で、クロック停止検出信号１４が“１”になり、システ
ムクロック１が第１のクロック３から第２のクロック４
に切替わる。
【００２６】クロックの切替わり時にシステムリセット
信号１６が出力されるが、これはクロックの停止（Ｔ
６）からクロックの切替え（Ｔ７）までが長い場合や、
第１のクロック３が停止するまでに不安定なクロックが
発生した場合にプログラムが暴走することを回避するた
めのものである。
信号１６が出力されるが、これはクロックの停止（Ｔ
６）からクロックの切替え（Ｔ７）までが長い場合や、
第１のクロック３が停止するまでに不安定なクロックが
発生した場合にプログラムが暴走することを回避するた
めのものである。
【００２７】本実施例においては、システムクロック１
としての第１のクロック３が何らかの原因により突然停
止しても、クロック停止検出部５がこれを検出し、その
出力に基づいてマルチプレクサ２が第２のクロック４を
システムクロック１として出力するため、バックアップ
処理等を実行することができる。また、クロック停止検
出信号１４を利用して、異常の発生を外部に知らせるこ
ともできる。
としての第１のクロック３が何らかの原因により突然停
止しても、クロック停止検出部５がこれを検出し、その
出力に基づいてマルチプレクサ２が第２のクロック４を
システムクロック１として出力するため、バックアップ
処理等を実行することができる。また、クロック停止検
出信号１４を利用して、異常の発生を外部に知らせるこ
ともできる。
【００２８】図３は本発明の第２の実施例に係るシステ
ムクロック選択回路を示す回路図である。
ムクロック選択回路を示す回路図である。
【００２９】本実施例が第１の実施例と異なる点はクロ
ック停止検出部の構成が異なることにあり、その他の構
成は基本的には第１の実施例と同様であるので、第３図
において第１図と同一物には同一符号を付してその詳し
い説明は省略する。
ック停止検出部の構成が異なることにあり、その他の構
成は基本的には第１の実施例と同様であるので、第３図
において第１図と同一物には同一符号を付してその詳し
い説明は省略する。
【００３０】クロック停止検出部５ａはＤ−フリップフ
ロップ回路（以下、Ｄ−Ｆ／Ｆという）１８，１９，２
０，２１と、ＯＲゲート１３ａ，２２，２３とにより構
成されている。Ｄ−Ｆ／Ｆ１８，２０は第２のクロック
４をカウントする１ビットカウンタで、キャリーが発生
するとＤ−Ｆ／Ｆ１９，２１のＱ出力が“１”になり、
クロック停止検出信号１４が“１”になる。また、Ｄ−
Ｆ／Ｆ１８，２０は、第１のクロック３によりクリアさ
れるようになっている。
ロップ回路（以下、Ｄ−Ｆ／Ｆという）１８，１９，２
０，２１と、ＯＲゲート１３ａ，２２，２３とにより構
成されている。Ｄ−Ｆ／Ｆ１８，２０は第２のクロック
４をカウントする１ビットカウンタで、キャリーが発生
するとＤ−Ｆ／Ｆ１９，２１のＱ出力が“１”になり、
クロック停止検出信号１４が“１”になる。また、Ｄ−
Ｆ／Ｆ１８，２０は、第１のクロック３によりクリアさ
れるようになっている。
【００３１】従って、第２のクロック４をＤ−Ｆ／Ｆ１
８，１９がカウントし、キャリーが発生するまでの間に
第１のクロック３が入力されるとクロック停止検出信号
１４は“０”を維持する。
８，１９がカウントし、キャリーが発生するまでの間に
第１のクロック３が入力されるとクロック停止検出信号
１４は“０”を維持する。
【００３２】第１のクロック３が“０”で停止するとす
ると、Ｄ−Ｆ／Ｆ１８がクリアされず、“１”で停止す
るとＤ−Ｆ／Ｆ２０がクリアされないので、いずれにし
てもクロックの停止が検出され、クロック停止検出信号
１４が“１”になる。
ると、Ｄ−Ｆ／Ｆ１８がクリアされず、“１”で停止す
るとＤ−Ｆ／Ｆ２０がクリアされないので、いずれにし
てもクロックの停止が検出され、クロック停止検出信号
１４が“１”になる。
【００３３】図４は本実施例回路の動作を示すタイミン
グチャート図である。
グチャート図である。
【００３４】第２のクロック４が立上がるタイミング
（Ｔ１，Ｔ３，Ｔ６，Ｔ７）でＤ−Ｆ／Ｆ１８で構成さ
れる１ビットのカウンタがカウントアップする。第１の
クロック３が正常なときは第１のクロック３が立上がる
タイミング（Ｔ２，Ｔ４）でＤ−Ｆ／Ｆ１８はクリアさ
れる。ところが、第１のクロック３が停止（タイミング
Ｔ５）すると、Ｄ−Ｆ／Ｆ１８はクリアされないため、
タイミングＴ７でキャリーが発生し、クロック停止検出
信号１４が“１”になる。これにより、第１の実施例と
同様に、マルチプレクサ２は、システムクロック１とし
て第２のクロック４を出力する。また、同時に、システ
ムリセット信号１６が出力される。
（Ｔ１，Ｔ３，Ｔ６，Ｔ７）でＤ−Ｆ／Ｆ１８で構成さ
れる１ビットのカウンタがカウントアップする。第１の
クロック３が正常なときは第１のクロック３が立上がる
タイミング（Ｔ２，Ｔ４）でＤ−Ｆ／Ｆ１８はクリアさ
れる。ところが、第１のクロック３が停止（タイミング
Ｔ５）すると、Ｄ−Ｆ／Ｆ１８はクリアされないため、
タイミングＴ７でキャリーが発生し、クロック停止検出
信号１４が“１”になる。これにより、第１の実施例と
同様に、マルチプレクサ２は、システムクロック１とし
て第２のクロック４を出力する。また、同時に、システ
ムリセット信号１６が出力される。
【００３５】本実施例においても、第１の実施例と同様
の効果を得ることができる。
の効果を得ることができる。
【００３６】図５は本発明の第３の実施例に係るシステ
ムクロック選択回路を示す回路図である。
ムクロック選択回路を示す回路図である。
【００３７】本実施例が第１の実施例と異なる点はクロ
ック停止検出部５の出力が割込み要求発生部としてのＲ
Ｓ−フリップフロップ回路（以下、ＲＳ−Ｆ／Ｆとい
う）３３にも与えられることにあり、その他の構成は基
本的には第１の実施例と同様であるので、第５図におい
て第１図と同一物には同一符号を付してその詳しい説明
は省略する。
ック停止検出部５の出力が割込み要求発生部としてのＲ
Ｓ−フリップフロップ回路（以下、ＲＳ−Ｆ／Ｆとい
う）３３にも与えられることにあり、その他の構成は基
本的には第１の実施例と同様であるので、第５図におい
て第１図と同一物には同一符号を付してその詳しい説明
は省略する。
【００３８】クロック停止検出部５から出力されたクロ
ック停止検出信号は、ワンショットマルチバイブレータ
３１、ＲＳ−Ｆ／Ｆ３３及びマルチプレクサ２に与えら
れる。
ック停止検出信号は、ワンショットマルチバイブレータ
３１、ＲＳ−Ｆ／Ｆ３３及びマルチプレクサ２に与えら
れる。
【００３９】マルチプレクサ２は、クロック停止検出信
号１４が“０”のときには第１のクロック３をシステム
クロック１として出力し、クロック停止検出信号１４が
“１”のときには第２のクロック４をシステムクロック
１として出力する。
号１４が“０”のときには第１のクロック３をシステム
クロック１として出力し、クロック停止検出信号１４が
“１”のときには第２のクロック４をシステムクロック
１として出力する。
【００４０】また、クロック停止検出信号１４が“１”
になると、ＲＳ−Ｆ／Ｆ３３が“１”にセットされ、割
込み要求信号３４が発生して、マイクロコンピュータに
出力される。この割込み要求信号３４は、マイクロコン
ピュータから与えられる割込み受付信号３５が“１”に
なると、“０”にリセットされる。
になると、ＲＳ−Ｆ／Ｆ３３が“１”にセットされ、割
込み要求信号３４が発生して、マイクロコンピュータに
出力される。この割込み要求信号３４は、マイクロコン
ピュータから与えられる割込み受付信号３５が“１”に
なると、“０”にリセットされる。
【００４１】更に、クロック停止検出信号１４が“１”
になると、ワンショットマルチバイブレータ３１からハ
ードウェアリセット信号３２が出力される。
になると、ワンショットマルチバイブレータ３１からハ
ードウェアリセット信号３２が出力される。
【００４２】図６は本実施例回路の動作を示すタイミン
グチャート図である。
グチャート図である。
【００４３】第１のクロック３が“１”になるタイミン
グ（Ｔ１，Ｔ３，Ｔ５）でコンデンサ８の電荷は放電さ
れ、接続点Ａの電圧は０Ｖになる。しかし、第１のクロ
ック３が停止すると（Ｔ６）、接続点Ａの電圧は上昇を
続ける。そして、この接続点Ａの電圧がＯＲゲート１３
の論理スレショルド電圧を超えるタイミング（Ｔ７）
で、クロック停止検出信号１４が“１”になり、システ
ムクロック１が第１のクロック３から第２のクロック４
に切替わる。
グ（Ｔ１，Ｔ３，Ｔ５）でコンデンサ８の電荷は放電さ
れ、接続点Ａの電圧は０Ｖになる。しかし、第１のクロ
ック３が停止すると（Ｔ６）、接続点Ａの電圧は上昇を
続ける。そして、この接続点Ａの電圧がＯＲゲート１３
の論理スレショルド電圧を超えるタイミング（Ｔ７）
で、クロック停止検出信号１４が“１”になり、システ
ムクロック１が第１のクロック３から第２のクロック４
に切替わる。
【００４４】これと同時に、ＲＳ−Ｆ／Ｆ３３が“１”
にセットされて割込み要求信号３４が発生すると共に、
ワンショットマルチバイブレータ３１からハードウェア
リセット信号３２が出力される。マイクロコンピュータ
は、割込み要求信号３４を入力すると、所定の割込み処
理を実行し、例えばデータを退避させる。なお、クロッ
クの停止（Ｔ６）からクロックの切替え（Ｔ７）までが
長い場合や、第１のクロック３が停止するまでに不安定
なクロックが発生した場合に、マイクロコンピュータの
内部回路が異常状態になって、正常に割込み処理を実行
できない可能性があるので、ハードウェアリセット信号
３２は回路を初期化するために使用される。
にセットされて割込み要求信号３４が発生すると共に、
ワンショットマルチバイブレータ３１からハードウェア
リセット信号３２が出力される。マイクロコンピュータ
は、割込み要求信号３４を入力すると、所定の割込み処
理を実行し、例えばデータを退避させる。なお、クロッ
クの停止（Ｔ６）からクロックの切替え（Ｔ７）までが
長い場合や、第１のクロック３が停止するまでに不安定
なクロックが発生した場合に、マイクロコンピュータの
内部回路が異常状態になって、正常に割込み処理を実行
できない可能性があるので、ハードウェアリセット信号
３２は回路を初期化するために使用される。
【００４５】本実施例においては、ＲＳ−Ｆ／Ｆ３３に
より割込み要求信号を発生し、この割込み要求信号をマ
イクロコンピュータに出力する。このため、データの退
避等の処理を割込み処理として即時実行することができ
る。
より割込み要求信号を発生し、この割込み要求信号をマ
イクロコンピュータに出力する。このため、データの退
避等の処理を割込み処理として即時実行することができ
る。
【００４６】図７は本発明の第４の実施例に係るシステ
ムクロック選択回路を示す回路図である。
ムクロック選択回路を示す回路図である。
【００４７】本実施例が第３の実施例と異なる点はクロ
ック停止検出部５ａの構成が異なることにあり、その他
の構成は基本的には第３の実施例と同様であるので、第
７図において第５図と同一物には同一符号を付してその
詳しい説明は省略する。
ック停止検出部５ａの構成が異なることにあり、その他
の構成は基本的には第３の実施例と同様であるので、第
７図において第５図と同一物には同一符号を付してその
詳しい説明は省略する。
【００４８】クロック停止検出部５ａは、Ｄ−Ｆ／Ｆ１
８，１９，２０，２１と、インバータ１２と、ＯＲゲー
ト１３ａとにより構成されている。Ｄ−Ｆ／Ｆ１８，２
０は第２のクロック４をカウントする１ビットのカウン
タで、キャリーが発生するとＤ−Ｆ／Ｆ１９，２１のＱ
出力が“１”になり、クロック停止検出信号１４が
“１”になる。また、Ｄ−Ｆ／Ｆ１８〜２１は、第１の
クロック３によりクリアされる。
８，１９，２０，２１と、インバータ１２と、ＯＲゲー
ト１３ａとにより構成されている。Ｄ−Ｆ／Ｆ１８，２
０は第２のクロック４をカウントする１ビットのカウン
タで、キャリーが発生するとＤ−Ｆ／Ｆ１９，２１のＱ
出力が“１”になり、クロック停止検出信号１４が
“１”になる。また、Ｄ−Ｆ／Ｆ１８〜２１は、第１の
クロック３によりクリアされる。
【００４９】従って、第２のクロック４をＤ−Ｆ／Ｆ１
８，２０がカウントし、キャリーが発生するまでの間に
第１のクロック３が入力されると、クロック停止検出信
号１４は“０”を維持する。
８，２０がカウントし、キャリーが発生するまでの間に
第１のクロック３が入力されると、クロック停止検出信
号１４は“０”を維持する。
【００５０】第１のクロック３が“０”で停止すると、
Ｄ−Ｆ／Ｆ１８がクリアされず、第１のクロック３が
“１”で停止するとＤ−Ｆ／Ｆ２０がクリアされないの
で、いずれにしてもキャリーが発生して、クロックの停
止が検出され、クロック停止信号１４が“１”になる。
Ｄ−Ｆ／Ｆ１８がクリアされず、第１のクロック３が
“１”で停止するとＤ−Ｆ／Ｆ２０がクリアされないの
で、いずれにしてもキャリーが発生して、クロックの停
止が検出され、クロック停止信号１４が“１”になる。
【００５１】図８は本実施例回路の動作を示すタイミン
グチャート図である。
グチャート図である。
【００５２】第２のクロック４が立上がるタイミング
（Ｔ１，Ｔ３，Ｔ６，Ｔ７）でＤ−Ｆ／Ｆ１８で構成さ
れる１ビットのカウンタがカウントアップする。第１の
クロック３が正常なときは、第１のクロック３が立上が
るタイミング（Ｔ２，Ｔ４）でＤ−Ｆ／Ｆ１８はクリア
される。ところが、タイミングＴ６で第１のクロック３
が停止すると、Ｄ−Ｆ／Ｆ１８はクリアされないため、
タイミングＴ７でキャリーが発生し、クロック停止信号
１４が“１”になる。これにより、システムクロック１
が第１のクロック３から第２のクロック４に切替わる。
（Ｔ１，Ｔ３，Ｔ６，Ｔ７）でＤ−Ｆ／Ｆ１８で構成さ
れる１ビットのカウンタがカウントアップする。第１の
クロック３が正常なときは、第１のクロック３が立上が
るタイミング（Ｔ２，Ｔ４）でＤ−Ｆ／Ｆ１８はクリア
される。ところが、タイミングＴ６で第１のクロック３
が停止すると、Ｄ−Ｆ／Ｆ１８はクリアされないため、
タイミングＴ７でキャリーが発生し、クロック停止信号
１４が“１”になる。これにより、システムクロック１
が第１のクロック３から第２のクロック４に切替わる。
【００５３】これと同時に、ＲＳ−Ｆ／Ｆ３３が“１”
にセットされて割込み要求信号３４が発生すると共に、
ワンショットマルチバイブレータ３３からハードウェア
リセット信号３４が出力される。
にセットされて割込み要求信号３４が発生すると共に、
ワンショットマルチバイブレータ３３からハードウェア
リセット信号３４が出力される。
【００５４】本実施例においても、第３の実施例と同様
の効果を得ることができる。
の効果を得ることができる。
【００５５】
【発明の効果】以上説明したように本発明によれば、ク
ロック切替回路は第１のクロックが正常な場合は第１の
クロックを出力し、クロック停止検出部が第１のクロッ
クの異常を検出すると第２のクロックを出力するから、
マイクロコンピュータ等のシステムにおいて、システム
クロックに異常が発生してもデータの退避処理等のバッ
クアップ処理を実行することができる。これにより、正
常な状態に復帰したときの動作を保証することができる
ようになり、システムの信頼性を向上させることができ
るという効果を奏する。
ロック切替回路は第１のクロックが正常な場合は第１の
クロックを出力し、クロック停止検出部が第１のクロッ
クの異常を検出すると第２のクロックを出力するから、
マイクロコンピュータ等のシステムにおいて、システム
クロックに異常が発生してもデータの退避処理等のバッ
クアップ処理を実行することができる。これにより、正
常な状態に復帰したときの動作を保証することができる
ようになり、システムの信頼性を向上させることができ
るという効果を奏する。
【図１】本発明の第１の実施例に係るシステムクロック
選択回路を示す回路図である。
選択回路を示す回路図である。
【図２】同じくその動作を示すタイミングチャート図で
ある。
ある。
【図３】本発明の第２の実施例に係るシステムクロック
選択回路を示す回路図である。
選択回路を示す回路図である。
【図４】同じくその動作を示すタイミングチャート図で
ある。
ある。
【図５】本発明の第３の実施例に係るシステムクロック
選択回路を示す回路図である。
選択回路を示す回路図である。
【図６】同じくその動作を示すタイミングチャート図で
ある。
ある。
【図７】本発明の第４の実施例に係るシステムクロック
選択回路を示す回路図である。
選択回路を示す回路図である。
【図８】同じくその動作を示すタイミングチャート図で
ある。
ある。
２；マルチプレクサ ５，５ａ；クロック停止検出部 ６，７；抵抗 ８，９；コンデンサ １０，１１；トランジスタ １２；インバータ １３，１３ａ，１５ａ，２２，２３；ＯＲゲート １５，３１；ワンショットマルチバイブレータ １８〜２１；Ｄ−Ｆ／Ｆ ３３；ＲＳ−Ｆ／Ｆ
Claims (2)
- 【請求項１】 第２のクロックを計数し、第１のクロッ
クが所定の論理レベルになるとリセットする前段の計数
手段と、前記計数手段のキャリー出力を計数し、第１の
クロックが所定の論理レベルになるとリセットする後段
の計数手段と、第１のクロックが所定の論理レベルにな
らずに前記前段と後段の計数手段が共にリセットされな
いことと、第２のクロックを計数する前記前段の計数手
段のキャリー出力とにより、前記後段の計数手段から第
１のクロックの停止を示す信号が出力されることを検出
すると、第１のクロックに替えて第２のクロックを出力
する手段とを有することを特徴とするシステムクロック
選択回路。 - 【請求項２】 第２のクロックを計数し、第１のクロッ
クが第１の論理レベルになるとリセットする第１の計数
手段と、第２のクロックを計数し、第１のクロックが第
２の論理レベルになるとリセットする第２の計数手段
と、前記第１の計数手段のキャリー出力により第１のク
ロックが第１の論理レベルにならないことを検出し、前
記第２の計数手段のキャリー出力により第１のクロック
が第２の論理レベルにならないことを検出していずれか
一方を検出すると第１のクロックに替えて第２のクロッ
クを出力する手段とを有することを特徴とするシステム
クロック選択回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04208042A JP3080785B2 (ja) | 1991-08-23 | 1992-08-04 | システムクロック選択回路 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3-237359 | 1991-08-23 | ||
| JP23735991 | 1991-08-23 | ||
| JP04208042A JP3080785B2 (ja) | 1991-08-23 | 1992-08-04 | システムクロック選択回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05189078A JPH05189078A (ja) | 1993-07-30 |
| JP3080785B2 true JP3080785B2 (ja) | 2000-08-28 |
Family
ID=26516607
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04208042A Expired - Fee Related JP3080785B2 (ja) | 1991-08-23 | 1992-08-04 | システムクロック選択回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3080785B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3489560B2 (ja) | 2000-11-10 | 2004-01-19 | 日本電気株式会社 | クロック断検出回路 |
| JP4671549B2 (ja) * | 2001-07-09 | 2011-04-20 | ルネサスエレクトロニクス株式会社 | マイクロコンピュータ発振切り替え回路 |
| JP2012231224A (ja) * | 2011-04-25 | 2012-11-22 | Yamaha Corp | 半導体素子の破壊を検知する検知回路 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS534823U (ja) * | 1976-06-30 | 1978-01-17 | ||
| JPH0248836A (ja) * | 1988-08-10 | 1990-02-19 | Fujitsu Ltd | クロック切替回路 |
| JPH0443436A (ja) * | 1990-06-08 | 1992-02-13 | Fujitsu Ltd | マイクロプロセッサを有する装置 |
-
1992
- 1992-08-04 JP JP04208042A patent/JP3080785B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05189078A (ja) | 1993-07-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980930 |
|
| LAPS | Cancellation because of no payment of annual fees |