JPH01288934A

JPH01288934A - ダブルマイコンシステムの暴走防止回路

Info

Publication number: JPH01288934A
Application number: JP63119798A
Authority: JP
Inventors: Hirobumi Kumamoto; 熊本　博文
Original assignee: Sumitomo Electric Industries Ltd
Current assignee: Sumitomo Electric Industries Ltd
Priority date: 1988-05-16
Filing date: 1988-05-16
Publication date: 1989-11-21

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、マイクロコンピュータシステムの暴走防止
回路に関し、特に同一の規格に従うクロック速度で動作
する２つのマイクロコンピュータを用イタシステム（以
下、ダブルマイコンシステムと称する）の暴走防止回路
に関する。

〔従来の技術〕

従来、マイクロコンピュータ（以下、マイコンとも呼称
する）を用いた電子機器、特に自動車用アンチロックブ
レーキ制御システム、トラクション制御システム等、高
度の信頼性が要求される電子機器においては、一般に、
上記のように同一の規格に従うクロック速度で動作する
２つのマイクロコンピュータを用い、互いに他の動作を
監視しながら、相互間で一致した制御出力でのみ制御動
作を行うようにしたダブルマイコンシステムが使用され
る。　このようなダブルマイコンシステムでは、一般に
、下記のようなやりかたで互いに他のマイクロコンピュ
ータを監視して動作が正常か否かを判断するようになっ
ている。

■　所定のソフトウェアにより相互監視する。

■　各マイクロコンピュータに各々のウォッチドッグパ
ルス周期を測定するＲＣタイマを設け、少なくとも一方
のウォッチドッグパルスがタイマの設定時間以上に亘っ
て欠落した時タイマより警報信号を出力させ、暴走防止
回路を用いる。

■　ウォッチドッグタイマのリセット時間は抵抗とコン
デンサよりなるＲＣタイマで設定する。

■　周波数ジャンプ等に対しては、相互監視の結果で異
常判定されるのを待ってシステムダウンさせる。

■　ウォッチドッグパルス出力の監視には、電源立ち上
げ時の初期モードでも通常制御モードでも同じＲＣタイ
マを使用する。

〔発明が解決しようとする課題〕

しかしながら、上記のような従来技術によるダブルマイ
コンシステムの暴走防止回路にあっては、ウォッチドッ
グパルスの監視に用いられるタイマの抵抗値やコンデン
サの容量値のばらつき及び温度変動の影響が無視し得ず
、また初期モードではウォッチドッグパルスの出力周期
を短く設定することが困難なため、タイマの設定におけ
る時間許容値を大きくせざるを得ないという問題があっ
た。

さらに、ソフトウェアによる相互監視には、監視内容に
より異常発生に気付くのが遅れることがあるという問題
があった。

この発明は、上記の事情に鑑みされたもので、その目的
は、タイマの抵抗値やコンデンサの容量値のばらつきの
影響を軽減させると共に、従来実施されていなかった、
あるいは緩やかにしか実施されていなかったマイコンの
クロック発信周波数及びウォッチドッグパルス周期の直
接的で厳格な監視能力を高めてシステムの信頼性を向上
させ、かつ従来コスト的デメリットにより余り開発努力
が払われていなかったダブルマイコンシステムに良く適
合した監視技術を提供することにある。

〔課題を解決するための手段〕

上記目的達成のため、この発明は、第１図に示すように
、それぞれ同一のプログラムを格納してほぼ同じクロッ
ク速度の別個のクロックソースｌ及び２に従い作動する
、相互に監視し合いながら共通の制御対象を制御する第
１のマイコン（ＣＰＵｏ）３及び第２のマイコン（ＣＰ
ＵＩ）４を具備したダブルマイコンシステムにおいて、
上記第１のマイコン３のクロックＥ。の周波数ｆ。に基
づいて上記第２のマイコン４のクロックＥ、の周波数ｆ
１を計測すると共に、第２のマイコン４のクロック周波
数ｆ、に基づいて第１のマイコン３のクロック周波数ｆ
。を計測し、これらのいずれかの計測におけるクロック
周波数の差が所定値以上であればクロック周波数が異常
と判定して、その異常を示す信号を出力するクロック周
波数異常判定回路５と、上記クロック周波数異常判定回
路５からの異常判定を示す出力信号に応動して電源を一
時的に遮断する電源遮断回路６と、上記第１のマイコン
３のウォッチドッグパルスＷ。（周波数Ｆ。）の周期に
基づいて上記第２のマイコン４のウォッチドッグパルス
Ｗ、（周波数Ｆｌ　　）の周期を計測すると共に、第２
のマイコン４のウォッチドッグパルスＷ１の周期に基づ
いて第１のマイコン３のウォッチドッグパルスＷ。の周
期を計測し、これらのいずれかの計測における周期差が
所定値以上であればウォッチドッグパルス周期が異常と
判定して上記２つのマイコン３，４を共にリセットする
リセット信号を出力するウォッチドッグパルス周期異常
判定回路７と、上記第１及び第２のマイコン３，４のウ
ォッチドッグパルスＷ。。

Ｗ、を監視して、これらのウォッチドッグパルスが所定
時間以上に亘って欠落した時上記２つのマイコン３，４
を共にリセットするリセット信号を出力するウォッチド
ッグパルス監視回路８と、電源立ち上がり時には前記ク
ロックソース１，２の発振器の動作安定に十分なリセッ
ト時間を確保し、電源立ち上がり時以外では上記２つの
マイコン３゜４のリセット動作に十分なリセット時間を
確保する最低リセット時間保証回路９３，９□と、を具
備したものである。

〔作用〕

上記の構成を有するこの発明のダブルマイコンシステム
の暴走防止回路にあって、２つのマイコンＣＰ　Ｕｏ　
３　、ＣＰ　Ｕ　１４のクロックソース（発振回路）１
，２はそれぞれ原発振器Ｘ。、Ｘ、を有してクロックＥ
。（周波数ｆ。）、Ｅｌ（周波数１１　）及びウォッチ
ドッグパルスＷ。（周波数Ｆｏ　）、Ｗｌ　　（周波数
Ｆｌ　）を発生する。クロック周波数異常判定回路５は
、ＣＰＵ０３．ＣＰＵＩ　４からそれぞれＥ。ｌ　Ｅ、
を入力し、αを所定の許容周波数差として、Ｅｏの周波
数ｆ。を基準とするｆＩ＞ｆｏ十α、ｆ、＜ｆ、の比較
及びｆｌを基準とするｆＯ＞ｆ、＋ａ、ｆｌ　＜ｆｇの
比較を行い、これらのいずれかの不等式が成立すると、
クロック周波数が異常と判定して、その異常を示す信号
を電源遮断回路６へ供給し、電源を一時的に遮断させる
。なお、電源遮断時には、後述のリセット信号発生回路
１０よりリセット信号が出力され、ＣＰＵｏ　３．ＣＰ
ＵＩ　　４は共にリセットされる。

ウォッチドッグパルス周期異常判定回路７は、ＣＰＵ０
３．ＣＰＵＩ　　４よりそれぞれウォッチドッグパルス
Ｗ。（周波数Ｆ。）、Ｗｌ（周波数Ｆｌ　）を入力し、
それぞれＷ０、Ｗ１の一方の周期を基準として他方のウ
ォッチドッグパルスの周期との比較を行い、これらの周
期差が所定値以上であれば、ＣＰＵｏ　３．ＣＰＵ、４
を共にリセットする信号を出力する。これらの比較は、
例えばＷ。。

Ｗ、の周波数Ｆ。、Ｆｌにより、許容差をβとして、Ｆ
、＞Ｆ、＋β、Ｆ、＜Ｆｏ及びＦ。＞Ｆ。

＋β、Ｆｏ＜Ｆ、　として行えばよい。

ウォッチドッグパルス監視回路８は、やはりＣＰＵｏ３
．ＣＰＵ、４よりそれぞれウォッチドッグパルスＷ０、
Ｗ１を入力し、これらのウォッチドッグパルスが所定時
間（周期）以上に亘って欠落するとＣＰ　Ｕ　ｏ　３　
、　ＣＰ　Ｕ　、４を共にリセットする信号を出力する
。

最低リセット時間保証回路９Ｉ及び９□は、上記のウォ
ッチドッグパルス周期異常判定回路７あるいはウォッチ
ドッグパルス監視回路８よりリセット信号が入力された
時、ＣＰ　Ｕｏ　３．　ＣＰ　Ｕ＋　４のリセット動作
に十分なリセット時間を確保すると共に、電源立ち上が
り時または電源電圧低下時にリセット信号発生回路１０
より発生するリセット信号が入力された場合は、前記ク
ロックソース１．２の発振器Ｘ。、Ｘ、の動作安定に十
分なリセット時間を確保する機能を有する。なお、クロ
ックソース（発振回路）１，２は、リセット信号入力で
は初期化されず、電源遮断により初期化される。

この最低リセット時間保証回路９１及び９□は、非常に
短い時間の異常判定あるいは各回路のリセットによる短
いパルス状のリセット命令に対しても発振安定期にある
マイコンを初期化するのに最低必要な時間リセット信号
入力を確保すると共に、電源立ち上げ時のように発振が
安定状態に達するまでに比較的長い時間を要する場合に
も、これに十分な時間だけリセット信号入力を確保する
ためのものである。一般に、マイクロコンピュータは、
クロックが安定している状態では数クロック（３〜４ク
ロツク）間のリセット入力でマイコン内の初期化が完了
する。しかし、電源立ち上げ時等においては、マイコン
にもよるが、発振が安定するまでに１０１１Ｉｓ〜２０
１１ＩＳ程リセツト時間を要するものもある。

なお、図中符号１１はバッテリー、１２はシステムに安
定化された動作用直流電圧Ｖ　ｃ　ｃを供給する安定化
電源回路である。

このように、この発明によるダブルマイコンシステムの
暴走防止回路は、２つのマイコンＣＰＵ。３．ＣＰＵ、
４のいずれかのクロック周波数に異常が発生すると電源
を遮断すると共に、ＣＰＵ。３．ＣＰＵ、４のいずれか
のウォッチドッグパルスの周期に異常が発生した時及び
これらのウォッチドッグパルスが所定時間以上に亘って
欠落した時は、ＣＰＵ０３．ＣＰＵＩ　　４を共にリセ
ットするものである。また、これらの異常によるリセッ
ト時には、２つのマイクロコンピュータのリセット動作
に十分なリセット時間を確保すると共に、電源立ち上が
り時のリセットの場合はクロックソースの発振器の動作
安定に十分なリセット時間を確保し得るようになってい
る。

〔実施例〕

以下、この発明によるダブルマイコンシステムの暴走防
止回路の実施例について第２図乃至第８図を参照しつつ
説明する。

第２図に示す実施例のダブルマイコンシステムは、それ
ぞれ同一のプログラムを格納してほぼ同じクロック速度
の別個のクロックソースに従い作動し、共通の制御対象
を制御する第１のマイコン（ＣＰＵｏ　）３及び第２の
マイコン（ＣＰＵ、）４を有し、そのクロック周波数異
常判定回路５は、上記ＣＰＵｏ３のクロックＥ。の周波
数ｆ。を基準としてＣＰＵ、４のクロックＥ１の周波数
ｆ。

の異常の有無を判定するＥ。基準判定回路５１゜及びＣ
ＰＵ、４のクロック周波数ｆ、を基準としてＣＰＵｏ３
のクロック周波数ｆ。の異常の有無を判定するＥ、基準
判定回路５２よりなる。

同様に、ウォッチドッグパルス周期異常判定回路６は、
上記ＣＰＵｏ３のウォッチドッグパルスＷｏ　（周波数
Ｆ。）の周期を基準としてＣＰＵ。

４のウォッチドッグパルスＷ、（周波数Ｆ、）の周期の
異常の有無を判定するＷ。基準判定回路７１　、及ヒＣ
Ｐ　Ｕ＋　　４のウォッチドッグパルスＷ１の周期を基
準としてＣＰＵｏ３のウォッチドッグパルスＷ。の周期
の異常の有無を判定するＷｌ基準判定回路７２よりなる
。

上記のクロック周波数異常判定回路５のＥ。基準判定回
路５１．Ｅ＋基準判定回路５２及びウォッチドッグパル
ス周期異常判定回路７のＷ。基準判定回路７ｔ、ｗ＋基
準判定回路７２は、いずれも全く同様に例えば第３図に
示すような回路構成を用いることができる。図示の回路
は、第１バイナリ−カウンタ３１、第２バイナリ−カウ
ンタ３２、オーバーフローフラグフリップフロップ（Ｆ
Ｆ）３３、ＯＲ回路３４、及び判定フラグＦＦ３５で構
成されている。

第１バイナリ−カウンタ３１には、判定あるいは比較の
対象となるパルス信号が入力される。第２バイナリ−カ
ウンタ３２には判定あるいは比較の基準となるパルス信
号が入力される。即ち、Ｅ。基準判定回路５１では、第
１バイナリ−カウンタ３１．第２バイナリ−カウンタ３
２にそれぞれＥｌ　　（周波数ｒ＋　　）、ＥＯ（周波
数ｆ。）が入力され、Ｅ、基準判定回路５２．ｗｏ基準
判定回路７１及びＷ１基準判定回路７２の場合は、第１
バイナリ−カウンタ３１．第２バイナリ−カウンタ３２
にそれぞれＥＯ（ｔｏ　）、Ｅｌ　　（ｆ＋　　）；Ｗ
＋　　（Ｆｌ　　）、　Ｗｏ（Ｆ’ｏ　　）　：及びＷ
。（Ｆｏ　　）。

Ｗ、（Ｆｌ　　）が入力される。また、第２バイナリ−
カウンタ３２及び判定フラグＦＦ３５には内部初期化命
令ＩＮＩＴが入力されている。

この回路の基本的動作について説明すると、まず、内部
初期化命令入力ＩＮＩＴにより第２バイナリ−カウンタ
３２と判定フラグＦＦ３５が初期化される。判定フラグ
ＦＦ３５の初期状態は「正常」設定である。第２バイナ
リ−カウンタ３２の初期化は、判定フラグＦＦ３５をそ
のＣＫ（クロック）入力でラッチトリガする方向への動
作であるが、ＩＮＩＴ入力が判定フラグＦＦ３５を初期
化する状態にある時は、その初期化動作が優先する。

第２バイナリ−カウンタ３２の初期化によって第１バイ
ナリ−カウンタ３１とオーバーフローフラグＦＦ３３は
初期化される。同時に第１バイナリ−カウンタ３１は初
期状態信号をＯＲ回路３４へ出力するが、この初期状態
信号とは判定フラグＦＦ３５が「異常」判定し得る入力
状態であり、判定フラグＦＦ３５が初期化された後（初
期化動作中を除く）、この初期状態信号入力が存在して
いる間に、第２バイナリ−カウンタ３２がそのカウント
動作により初期状態に戻った特発するのラッチトリガ入
力が与えられると、判定フラグＦＦ３５は「異常」の判
定結果を出力する。即ち、第２バイナリ−カウンタ３２
が基準となるパルス信号を所定数（Ｎ個）計数する間に
、第１バイナリ−カウンタ３１が、判定対象のパルス信
号が入力されず、初期状態に留まっていると、「異常」
の判定結果が出力される。例えばクロック周波数異常判
定回路５のＥ。基準判定回路５１の場合は、「ｆ、＜ｆ
ｏＪの判定がなされる。

次に、第２バイナリ−カウンタ３２は、上記のように、
初期化された後、基準となるパルス信号を計数し、これ
を所定数（Ｎ個）計数する毎に第１バイナリ−カウンタ
３１及びオーバーフローフラグＦＦ３３を初期化し、判
定フラグＦＦ３５を更新ラッチする。その間に第１バイ
ナリ−カウンタ３１は判定対象のパルス信号を計数し、
所定数（Ｍ個）以上計数するとキャリーを出力して、オ
ーバーフローフラグＦＦ３３をセットする。このフラグ
もＯＲ回路３４を介して判定フラグＦＦ３５に「異常」
判定を出力させ得る入力となり、上記同様、第２バイナ
リ−カウンタ３２がへカパルスをＮ個計数した時点で判
定フラグＦＦ３５は「異常」の判定結果を出力する。例
えばクロック周波数異常判定回路５のＥ。基準判定回路
５１の場合は、ｒｆ、＞ｆＯ＋α」の判定がなされる（
ここでαはＭ−Ｈに相当する）。

上記のような判定を行う回路は、１回路だけでは判定の
基準となる第２バイナリ−カウンタ３２の入力パルス信
号が正常であることへの依存度が高くなり、このパルス
信号が異常であれば当然誤った判定結果が出る。

そのため、この発明は、前述したように、クロックパル
ス異常判定回路５ではＥ。基準判定回路５１とＥ、基準
判定回路５２を設け、クロックパルスＥ。＋ＥＩ　の両
方をそれぞれ基準として互いに他方のクロックパルスの
周波数をチエツクし、同様にウォッチドッグパルス周期
異常判定回路７ではＷ。基準判定回路７１とＷ、基準判
定回路７２をそれぞれ設け、Ｗｏ、Ｗｌの両方をそれぞ
れ基準として互いに他方のウォッチドッグパルスの周期
をチエツクし、それらの判定結果の論理和（ＯＲ回路５
３．７３）をクロック周波数異常判定回路５及びウォッ
チドッグパルス周期異常判定回路７の判定結果出力とす
ることにより、クロックパルス異常判定回路５及びウォ
ッチドッグパルスパルス周期異常判定回路７の各２種類
の判定で一方でも「異常」の判定結果が出された場合は
、それぞれクロックパルス異常あるいはウォッチドッグ
パルス異常を示す信号を出力する構成とし、信頼性を高
めたものである。同時に、互いに他方を基準として比較
される各クロックパルスあるいは各ウォッチドッグパル
スはそれぞれ本来互いに非常に接近した周波数であり、
それぞれ異常が判定出力されない限り、２つのマイコン
がいずれも停止していないということが保証される。

次に、上記のような判定回路をクロック周波数異常判定
回路５のＥ。基準判定回路５１に適用したー具体例を第
４図によって説明する。

図示のＥ。基準判定回路５１にあって、第１バイナリ−
カウンタ３１及び第２バイナリ−カウンタ３２は、それ
ぞれ３ビツト（ｂｏ＝　ｂ＋　、ｂｚ　）及び２ビツト
（ｂｏ、ｂ＋）からなり、第２バイナリ−カウンタ３２
は各ビットのＱ出力の論理積を出力するＡＮＤ回路３２
Ａを有する。オーバーフローフラグＦＦ３３は、キャリ
ーピット（ｂｃ　）ＦＦ３３１及びキャリーフラグ（Ｃ
Ｆ）ＦＦ３３２よりなる。

ここで、第１バイナリ−カウンタ３１及びオーバーフロ
ーフラグＦＦ３３の内容は、初期値（１８口がハイの瞬
間）を１（ｂｏ　）、　　１　（ｂ＋　）、　。

（ｂｚ　）、１　（ｂ２　）、Ｏ（ｂ、）、０（ＣＦ）
としてＥ、パルスの入力（ｂｏのＣに入力）毎に下記の
如く変化する。

また、第２バイナリ−カウンタ３２の内容及びＡＮＤ回
路３２Ａの出力は、Ｅｏパルスの入力毎に下記の如く変
化する。上記第１及び第２バイナリ−カウンタ３１．３
２の長さは３ビツト及び２ビツトに限定されるものでは
なく、それぞれクロックパルスＥ。＋Ｅｌ　の許容周波
数差及びウォッチドッグパルスＷ０、Ｗ１の許容周期差
によって任意のカウンタ長とすることが可能なことはも
ちろんである。

また、最低リセット時間保証回路９Ｉ、９□は、例えば
第５図に示すような３ビツトのバイナリ−カウンタ９１
とＲ−Ｓフリップフロップ（ＦＦ）９２で構成すること
ができる。この回路のバイナリ−カウンタ９１の内容（
ＦＦ９２のＱ出力）は、リセット命令ＲＥＳＥＴ及びＥ
。またはＥ、パルスの入力によって下記の如く変化する
。

このようにして、２つのマイコンＣＰＵｏ、ＣＰＵ、は
リセット命令１ｊＥｓ　ＥＴの終了後Ｅ。またはＥ１パ
ルスの周期の最低３倍の間リセット状態に保たれる。

次に、上記第１及び第２のマイコンＣＰＵ、３゜ＣＰＵ
、４のウォッチドッグパルスＷ０．Ｗ、を監視して、こ
れらのウォッチドッグパルスが所定時間以上に亘って欠
落した時上記２つのマイコン３．４を共にリセットする
リセット信号を出力するウォッチドッグパルス監視回路
８の一具体例を第６図及び第７図により説明する。

図示の回路は、ＣＰＵｏ　３．ＣＰＵ＋　４のウォッチ
ドッグパルスＷ。−Ｗ＋（第７図の波形■、■）をそれ
ぞれ微分する微分回路８１，８２、積分コンデンサＣＩ
、微分回路８１．８２の出力（波形■、■）に共通に（
波形■）応動して積分コンデンサＣ，の充放電を切換え
るトランジスタＴｒｉよりなるスイッチ回路８３、積分
コンデンサＣＩの充電電圧（波形■）が所定のスレッシ
ュホルド値（波形■）に達するとオン（波形■）となり
、リセット命令ＲＥＳＥＴを出力するコンパレータ８４
、及びリセット命令ＲＥＳＥＴに応動して回路をリセッ
トする、即ち積分コンデンサＣ０をリセットレベルまで
放電させるトランジスタＴｒ２よりなるリセットスイッ
チ回路８５で構成されている。

このウォッチドッグパルス監視回路８は、所定の時定数
で充電される１つの積分コンデンサＣ１の充電電荷を２
つのウォッチドッグパルスＷ。。

Ｗｌによって共通に放電させ、積分コンデンサＣ１の充
電とＷ０、Ｗ１による放電とが釣り合っていれば、積分
コンデンサＣ１の電圧が上記コンパレータ８４のスレッ
シュホルド値以下に保たれるが、ウォッチドッグパルス
Ｗ０、Ｗ１の少な（とも一方が積算して所定時間以上欠
落すると、積分コンデンサＣＸの電圧がスレッシュホル
ド値に達し、コンパレータ８４がオンとなって（例えば
第７図にτ。で示す時点において）、ウォッチドッグパ
ルスについての異常判定が示される。

そのリセット命令１ｊＥｓ　ＥＴによりＣＰＵｏ、ＣＰ
Ｕ１　は共にリセットされる。リセット命令１ｊＥＳ　
ＥＴはリセットスイッチ回路８５にも入力され、トラン
ジスタＴｒ２がオンとなって、積分コンデンサＣＩはリ
セットレベルまで放電される。なお、積分コンデンサＣ
１の充放電回路のＲＣの定数設定により、リセット直後
に限り最初のウォッチドッグパルスＷ。、Ｗ１発生まで
の時間に対して所定長さの許容時間を設けることも可能
である。

言い換えると、このウォッチドッグパルス監視回路８は
、２つのマイコンのウォッチドッグパルスＷ０、Ｗ１を
ワイヤードオア処理することによりそれらの平均周波数
を判定対象として１つの判定回路で判定するようにした
ものである。

次に、電源遮断回路６の一具体例を第８図により説明す
る。

この回路は３つのトランジスタＴｒ３　ｓ　Ｔ　ｒ　４
　＊ＴＴ５、及びコンデンサＣ１を有する時定数回路よ
りなる。今、クロブク周波数異常判定回路５（第１図、
第２図参照）でクロック周波数の異常判定がなされて、
第８図に示すように電源遮断回路６の入力電圧■１．．
が立ち上がったとすると、トランジスタＴｒ３が導通し
、トランジスタＴｒ４がオンとなって、コンデンサＣＩ
が充電される。これと同時にトランジスタＴｒ５が導通
するので、電源遮断回路の出力電圧■。ｕｌ　ｓ即ち安
定化電源回路６のトランジスタＴｒ６のベース電圧がバ
ッテリー電源電圧ｖＢＡＴよりほぼ接地レベルまで低下
する結果、トランジスタＴｒ６がカットオフとなり、安
定化電源電圧出力■。。は遮断される。

上記時定数回路は、入力電圧■、イのパルス幅が短い場
合にも、コンデンサＣ１の放電（放電経路を１ｒｙｌｌ
で示す）による遅れｔ、により、電源を遮断するのに十
分であり、またマイコンにとって発振の停止、再起動を
正しく行うことができ、かつ起動時のリセット動作が正
しく行われるのに十分な時定数に設定される。

なお、パワーオンや電源電圧低下／遮断時のリセットは
、例えば第２図に示すようなリセット信号発生回路ｌＯ
のコンデンサＣ２の充放電により発生するパルスを用い
て行われる。

以上説明したように、この実施例のダブルマイコンシス
テムの暴走防止回路は、２つノマイコンＣＰ　Ｕｏ　３
．　ＣＰ　Ｕ＋　４のいずれかのクロック周波数に異常
が発生すると、クロック周波数異常判定回路５の出力に
より電源遮断回路６を作動させて安定化電源回路１２を
遮断すると共に、ＣＰＵ。３．ＣＰＵ、４のいずれかの
ウォッチドッグパルスの周期に異常が発生した時及びこ
れらのウォッチドッグパルスが所定時間以上に亘って欠
落した時は、ウォッチドッグパルス周期以上判定回路７
及びウォッチドッグパルス監視回路８の出力によりＣＰ
Ｕｏ　３．ＣＰＵ＋　　４を共にリセットするようにな
っている。

また、クロック周波数異常の判定による電源遮断回路６
の作動時には、確実に電源を遮断すると共に、マイコン
側で発振の停止、起動の動作を正しく行うことができ、
かつ起動時のリセット動作も正しく行うことができる。

〔発明の効果〕

以上詳細に説明したように、この発明によるダブルマイ
コンシステムの暴走防止回路は、２つめマイコンの各ク
ロック周波数を基準として互いに他方のクロック周波数
をチエツクするクロック周波数以上判定回路、このクロ
ック周波数異常判定回路の出力に応動して一時的に電源
を遮断する電源遮断回路、２つのマイコンの各ウォッチ
ドッグパルスを基準として互いにウォッチドッグパルス
周期をチエツクし、いずれかのウォッチドッグパルスが
異常と判定した時上記２つのマイコンを共にリセットす
るウォッチドッグパルス周期異常判定回路、これらのウ
ォッチドッグパルスの少なくとも一方が所定時間以上に
亘って欠落した時上記２つのマイコンを共にリセットす
るウォッチドッグパルス監視回路、及び電源立ち上がり
時にはクロック発振器の動作安定に十分なリセット時間
を確保し、それ以外のリセット命令発生時には２つのマ
イコンのリセット動作に十分なリセット時間を確保し得
る最低リセット時間保証回路を設けたため、タイマの抵
抗値やコンデンサの容量値のばらつきの影響を著しく軽
減させることができ、ダブルマイコンシステムにおける
各マイコンのクロック発振周波数及びウォッチドッグパ
ルス周期の直接的で厳格な監視能力を高めることができ
ることにより、システムの信頼性を著しく向上させ得る
ものである。

【図面の簡単な説明】

第１図は、この発明によるダブルマイコンシステムの暴
走防止回路の基本的構成を示すブロック図、第２図はこ
の発明の一実施例の構成を示すブロック図、第３図はそ
のクロック周期異常判定回路及びウォッチドッグパルス
周期異常判定回路で用いられる基本的回路構成を示すブ
ロック図、第４図は第３図の回路の具体的構成の一例を
示すブロック回路図、第５図は上記実施例における最低
リセット時間保証回路の具体的構成の一例を示すブロッ
ク回路図、第６図は上記実施例におけるウォッチドッグ
パルス監視回路の具体的回路構成の一例を示す回路図、
第７図はその各部の波形の一例を示して動作を説明する
ためのタイミング図、第８図は上記実施例における電源
遮断回路の具体的回路構成の一例を示す回路図、第９図
はその動作を説明するための入出力タイミング図である
。 ■、２・・発振回路、３．４・・マイクロコンピュータ（マイコン）、５・・
クロック周波数異常判定回路、６・・電源遮断回路、７・・ウォッチドッグパルス周期異常判定回路、８・・
ウォッチドッグ、パルス監視回路、９３，９□・・最低
リセット時間保証回路、１０・・リセット信号発生回路
、１１・・バッテリー、　　　　１２・・安定化電源回路
、３１・・第１バイナリ−カウンタ、３２・・第２バイナリ−カウンタ、５１・・Ｅｏ基準判定回路、５２・・Ｅ、基準判定回路、７１・・Ｗｏ基準判定回路、７２・・Ｗ１基準判定回路、８４・・コンパレータ、Ｃ
０・・積分コンデンサ。特許出願人　　　　　　　住友電気工業株式会社同代理
人　　　鎌田文二

Claims

【特許請求の範囲】

（１）それぞれ同一のプログラムを格納してほぼ同じク
ロック速度の別個のクロックソースに従い作動する、相
互に監視し合いながら共通の制御対象を制御する第１及
び第２のマイクロコンピュータを具備したダブルマイコ
ンシステムにおいて：上記第１のマイクロコンピュータ
のクロックＥ＿０の周波数に基づいて上記第２のマイク
ロコンピュータのクロックＥ＿１の周波数を計測すると
共に、上記第２のマイクロコンピュータのクロックＥ＿
１の周波数に基づいて第１のマイクロコンピュータのク
ロックＥ＿０の周波数を計測し、これらのいずれかの計
測におけるクロック周波数の差が所定値以上であればク
ロック周波数が異常と判定して、その異常を示す信号を
出力するクロック周波数異常判定回路と；上記クロック周波数異常判定回路からの異常判定を示す
出力信号に応動して電源を一時的に遮断する電源遮断回
路と；上記第１のマイクロコンピュータのウォッチドッグパル
スＷ＿０の周期に基づいて上記第２のマイクロコンピュ
ータのウォッチドッグパルスＷ＿１の周期を計測すると
共に、第２のマイクロコンピュータのウォッチドッグパ
ルスＷ＿１の周期に基づいて第１のマイクロコンピュー
タのウォッチドッグパルスＷ＿０の周期を計測し、これ
らのいずれかの計測における周期差が所定値以上であれ
ばウォッチドッグパルス周期が異常と判定して上記２つ
のマイクロコンピュータを共にリセットするリセット信
号を出力するウォッチドッグパルス周期異常判定回路と
；上記第１及び第２のマイクロコンピュータのウォッチド
ッグパルスＷ＿０、Ｗ＿１を監視して、これらのウォッ
チドッグパルスが所定時間以上に亘って欠落した時上記
２つのマイクロコンピュータを共にリセットするリセッ
ト信号を出力するウォッチドッグパルス監視回路と；電源立ち上がり時には前記クロックソースの発振器の動
作安定に十分なリセット時間を確保し、電源立ち上がり
時以外では上記２つのマイクロコンピュータのリセット
動作に十分なリセット時間を確保する最低リセット時間
保証回路と；を具備したことを特徴とするダブルマイコンシステムの
暴走防止回路。
（２）前記クロック周波数異常判定回路が、Ｅ＿１を計
数する第１バイナリーカウンタ及びＥ＿０を計数する第
２バイナリーカウンタを具備して第２バイナリーカウン
タが所定の計数値に達した瞬間における第１バイナリー
カウンタと第２バイナリーカウンタの計数値の差が所定
値以上の時異常判定をなすＥ＿０基準判定回路と、Ｅ＿
０を計数する第１バイナリーカウンタ及びＥ＿１を計数
する第２バイナリーカウンタを具備して第２バイナリー
カウンタが所定の計数値に達した瞬間における第１バイ
ナリーカウンタと第２バイナリーカウンタの計数値の差
が所定値以上の時異常判定をなすＥ＿１基準判定回路と
からなることを特徴とする請求項１に記載のダブルマイ
コンシステムの暴走防止回路。
（３）前記ウォッチドッグパルス周期異常判定回路が、
Ｗ＿１を計数する第１バイナリーカウンタ及びＷ＿０を
計数する第２バイナリーカウンタを具備して第２バイナ
リーカウンタが所定の計数値に達した瞬間における第１
バイナリーカウンタと第２バイナリーカウンタの計数値
の差が所定値以上の時異常判定をなすＷ＿０基準判定回
路と、Ｗ＿０を計数する第１バイナリーカウンタ及びＷ
＿１を計数する第２バイナリーカウンタを具備して第２
バイナリーカウンタが所定の計数値に達した瞬間におけ
る第１バイナリーカウンタと第２バイナリーカウンタの
計数値の差が所定値以上の時異常判定をなすＷ＿１基準
判定回路とからなることを特徴とする請求項１または２
に記載のダブルマイコンシステムの暴走防止回路。
（４）前記電源遮断回路が、前記クロック周波数異常判
定回路の出力信号オンの間及びこれがオフとなってから
所定の遅延時間だけ電源を遮断状態に保つ回路よりなる
ことを特徴とする請求項１、２または３に記載のダブル
マイコンシステムの暴走防止回路。
（５）前記ウォッチドッグパルス監視回路が、所定直流
電圧の充電回路を有する積分コンデンサと、前記ウォッ
チドッグパルスＷ＿０、Ｗ＿１をワイヤードオア方式で
入力し、これらのパルス入力に同期して上記積分コンデ
ンサを放電させる放電回路と、上記積分回路に充電され
た電圧が所定のスレッシュホルド値に達すると異常を示
す信号を出力するコンパレータとからなることを特徴と
する、請求項１乃至４のいずれか１項に記載のダブルマ
イコンシステムの暴走防止回路。
（６）前記最低リセット時間保証回路が、リセット命令
信号によりリセットされた後クロックパルスＥ＿０、Ｅ
＿１をそれぞれ計数し、フルカウントに達した瞬間各マ
イクロコンピュータへリセット命令を出力するバイナリ
ーカウンタよりなることを特徴とする請求項１乃至５の
いずれか１項に記載のダブルマイコンシステムの暴走防
止回路。