JPH0792764B2 - マイクロプロセッサ - Google Patents
マイクロプロセッサInfo
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- JPH0792764B2 JPH0792764B2 JP63128844A JP12884488A JPH0792764B2 JP H0792764 B2 JPH0792764 B2 JP H0792764B2 JP 63128844 A JP63128844 A JP 63128844A JP 12884488 A JP12884488 A JP 12884488A JP H0792764 B2 JPH0792764 B2 JP H0792764B2
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/1629—Error detection by comparing the output of redundant processing systems
- G06F11/1637—Error detection by comparing the output of redundant processing systems using additional compare functionality in one or some but not all of the redundant processing components
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
- G06F11/0754—Error or fault detection not based on redundancy by exceeding limits
- G06F11/0757—Error or fault detection not based on redundancy by exceeding limits by exceeding a time limit, i.e. time-out, e.g. watchdogs
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマイクロプロセッサに関し、特に多重化プロセ
ッサを構成するための監視機能を有するマイクロプロセ
ッサの端子機能に関する。
ッサを構成するための監視機能を有するマイクロプロセ
ッサの端子機能に関する。
マイクロプロセッサの性能および機能が向上するに伴
い、電子交換機や銀行オンライン端末、医療機器など高
い信頼性が要求される分野まで応用が拡大してきてい
る。
い、電子交換機や銀行オンライン端末、医療機器など高
い信頼性が要求される分野まで応用が拡大してきてい
る。
マイクロプロセッサを使った高信頼化システムは一般的
に複数のプロセッサによる多重化構成で実現されてい
る。このため、最近の一部の先進的なマイクロプロセッ
サでは高信頼化システムの構成をサポートするための機
能を有しているものがある。
に複数のプロセッサによる多重化構成で実現されてい
る。このため、最近の一部の先進的なマイクロプロセッ
サでは高信頼化システムの構成をサポートするための機
能を有しているものがある。
その主要な機能は通常モードと監視モードの２つのモー
ドで動作する機能である。通常モードのマイクロプロセ
ッサは通常の動作つまり、アドレスを出力し、命令をフ
ェッチしそれを実行し、オペランドのリード／ライトを
おこなう。これに対し監視モードのマイクロプロセッサ
は通常モードのマイクロプロセッサと同期して動作する
がアドレス端子やデータ端子などは駆動しない。そし
て、監視モードのマイクロプロセッサは通常モードのマ
イクロプロセッサと端子毎に接続されており、通常モー
ドのマイクロプロセッサがリードした命令やオペランド
・データを監視モードのマイクロプロセッサも同時に取
込み、命令の実行をおこなう。そして、監視モードのマ
イクロプロセッサ自ら生成したアドレスやデータと端子
から入力された通常モードのマイクロプロセッサが出力
したアドレスやデータとを比較し、その結果、通常モー
ドのマイクロプロセッサが同一の動作をしている場合に
は監視モードマイクロプロセッサは一致信号を外部に通
知する。一方、通常モードのマイクロプロセッサが異な
った動作をしている場合には監視モードのマイクロプロ
セッサは不一致を外部に通知する。そして、この一致／
不一致信号は次のバス・サイクルが起動され、その比較
結果が出力されるまで保持されることになっている。
ドで動作する機能である。通常モードのマイクロプロセ
ッサは通常の動作つまり、アドレスを出力し、命令をフ
ェッチしそれを実行し、オペランドのリード／ライトを
おこなう。これに対し監視モードのマイクロプロセッサ
は通常モードのマイクロプロセッサと同期して動作する
がアドレス端子やデータ端子などは駆動しない。そし
て、監視モードのマイクロプロセッサは通常モードのマ
イクロプロセッサと端子毎に接続されており、通常モー
ドのマイクロプロセッサがリードした命令やオペランド
・データを監視モードのマイクロプロセッサも同時に取
込み、命令の実行をおこなう。そして、監視モードのマ
イクロプロセッサ自ら生成したアドレスやデータと端子
から入力された通常モードのマイクロプロセッサが出力
したアドレスやデータとを比較し、その結果、通常モー
ドのマイクロプロセッサが同一の動作をしている場合に
は監視モードマイクロプロセッサは一致信号を外部に通
知する。一方、通常モードのマイクロプロセッサが異な
った動作をしている場合には監視モードのマイクロプロ
セッサは不一致を外部に通知する。そして、この一致／
不一致信号は次のバス・サイクルが起動され、その比較
結果が出力されるまで保持されることになっている。
この動作をタイミング図で示したものが第６図と第７図
である。ここで示したマイクロプロセッサのバス・サイ
クルはT1,T2の２クロックで構成されるものとする。第
６図はバス・サイクルが連続した場合のタイミングを示
している。CLK信号はクロック信号、BCYST信号はバス・
サイクルの開始を示す信号、TERM信号は監視対象である
信号、MATCH信号は比較の結果の一致／不一致を示す信
号である。第６図のタイミング図にある第１のバス・サ
イクルにおける比較結果はそのバス・サイクルのT2のク
ロック信号CLKのロウ・レベルの期間に出力され始め、
第２のバス・サイクルのT2のクロック信号CLKのロウ・
レベルまで保持される。このタイミング図では第２のバ
ス・サイクルにおいて通常モードのマイクロプロセッサ
と監視モードのマイクロプロセッサの動作が一致しなか
った場合の動きを示している。第７図はバス・サイクル
が連続せず、３クロック分のアイドル状態が続いた後、
次のバス・サイクルが起動された場合のタイミングを示
している。もし、このアイドルの期間に監視モードのマ
イクロプロセッサが誤動作してバス・サイクルを起動し
たとする（T1＊,T2＊）と、その一致／不一致信号は破
線で示したタイミングで出力される。ところが逆にアイ
ドル期間に通常モードのマイクロプロセッサが誤動作し
てバス・サイクルを起動した場合には、その一致／不一
致信号は破線で示したタイミングで出力されない。これ
は監視モードのマイクロプロセッサが自らバス・サイク
ルを起動しないため、端子の比較をおこなうことができ
ないことによる。
である。ここで示したマイクロプロセッサのバス・サイ
クルはT1,T2の２クロックで構成されるものとする。第
６図はバス・サイクルが連続した場合のタイミングを示
している。CLK信号はクロック信号、BCYST信号はバス・
サイクルの開始を示す信号、TERM信号は監視対象である
信号、MATCH信号は比較の結果の一致／不一致を示す信
号である。第６図のタイミング図にある第１のバス・サ
イクルにおける比較結果はそのバス・サイクルのT2のク
ロック信号CLKのロウ・レベルの期間に出力され始め、
第２のバス・サイクルのT2のクロック信号CLKのロウ・
レベルまで保持される。このタイミング図では第２のバ
ス・サイクルにおいて通常モードのマイクロプロセッサ
と監視モードのマイクロプロセッサの動作が一致しなか
った場合の動きを示している。第７図はバス・サイクル
が連続せず、３クロック分のアイドル状態が続いた後、
次のバス・サイクルが起動された場合のタイミングを示
している。もし、このアイドルの期間に監視モードのマ
イクロプロセッサが誤動作してバス・サイクルを起動し
たとする（T1＊,T2＊）と、その一致／不一致信号は破
線で示したタイミングで出力される。ところが逆にアイ
ドル期間に通常モードのマイクロプロセッサが誤動作し
てバス・サイクルを起動した場合には、その一致／不一
致信号は破線で示したタイミングで出力されない。これ
は監視モードのマイクロプロセッサが自らバス・サイク
ルを起動しないため、端子の比較をおこなうことができ
ないことによる。
さらに、通常モードのマイクロプロセッサがバス・サイ
クルを起動したことを監視モードのマイクロプロセッサ
が認識して動作するというような機能を有したマイクロ
プロセッサは未だ考案されていない。
クルを起動したことを監視モードのマイクロプロセッサ
が認識して動作するというような機能を有したマイクロ
プロセッサは未だ考案されていない。
通常モードのマイクロプロセッサの動作を監視する従来
の監視モードのマイクロプロセッサでは動作一致信号が
バス・サイクル毎に出力されるが、バス・サイクルの途
切れた場合にも出力され続けた。このため、何等かの理
由で（例えば停止命令を実行した）マイクロプロセッサ
の動作が停止しているときに、通常モードのマイクロプ
ロセッサが暴走した場合には監視モードのマイクロプロ
セッサが正常に動作していても、通常モードのマイクロ
プロセッサの誤動作を検出することができない。このた
め、監視モードのマイクロプロセッサの動作再開がおく
れればおくれるほど、誤動作の検出がなされないため、
システムの破壊が深刻なものになってしまうという欠点
を有している。
の監視モードのマイクロプロセッサでは動作一致信号が
バス・サイクル毎に出力されるが、バス・サイクルの途
切れた場合にも出力され続けた。このため、何等かの理
由で（例えば停止命令を実行した）マイクロプロセッサ
の動作が停止しているときに、通常モードのマイクロプ
ロセッサが暴走した場合には監視モードのマイクロプロ
セッサが正常に動作していても、通常モードのマイクロ
プロセッサの誤動作を検出することができない。このた
め、監視モードのマイクロプロセッサの動作再開がおく
れればおくれるほど、誤動作の検出がなされないため、
システムの破壊が深刻なものになってしまうという欠点
を有している。
本発明は端子毎に自ら生成した出力情報と端子から入力
された情報とをバス・サイクル毎に比較し全てが一致す
るか否かを検出する比較一致検出回路と、バス・サイク
ルが開始されてから前記比較一致検出回路による比較動
作に要する第１の一定時間が経ったことを検出する第１
のタイマ回路と、バス・サイクルが開始されてから前記
第１のタイマ回路による時間を経たのち後に、さらに一
定時間が経ったことを検出する第２のタイマ回路また
は、バス・サイクルが終了したことを示すバス・サイク
ル終了信号を発生する手段と、比較一致検出回路の出力
を外部に通知するための一致／不一致通知出力端子とを
有して構成される。
された情報とをバス・サイクル毎に比較し全てが一致す
るか否かを検出する比較一致検出回路と、バス・サイク
ルが開始されてから前記比較一致検出回路による比較動
作に要する第１の一定時間が経ったことを検出する第１
のタイマ回路と、バス・サイクルが開始されてから前記
第１のタイマ回路による時間を経たのち後に、さらに一
定時間が経ったことを検出する第２のタイマ回路また
は、バス・サイクルが終了したことを示すバス・サイク
ル終了信号を発生する手段と、比較一致検出回路の出力
を外部に通知するための一致／不一致通知出力端子とを
有して構成される。
このように本発明はバス・サイクル動作が正常であるこ
とを所定の期間だけ出力することにより、従来の監視モ
ードのマイクロプロセッサの動作では誤動作の検出が不
可能であったバス・サイクルのアイドル状態において
も、通常モードのマイクロプロセッサのバス・サイクル
の起動を監視モードのマイクロプロセッサが認識するこ
となく、誤動作の検出することが可能となる。
とを所定の期間だけ出力することにより、従来の監視モ
ードのマイクロプロセッサの動作では誤動作の検出が不
可能であったバス・サイクルのアイドル状態において
も、通常モードのマイクロプロセッサのバス・サイクル
の起動を監視モードのマイクロプロセッサが認識するこ
となく、誤動作の検出することが可能となる。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の第一の実施例を示した図である。第１
図においてTERMI1（101）、TERMI2（102）、TERMIN（10
3）は監視対象となる端子に出力される信号の信号源で
ある。以降こられの信号を内部生成端子出力信号と略
す。これらの信号は３ステート・バッファ（TERMI1では
104が対応する）を経由してそれぞれTERM1（105）、TER
M2（106）、TERMN（107）の各端子に出力される。３ス
テート・バッファはNRMLMODE信号（108）によって制御
される。通常モードのマイクロプロセッサではNRMLMODE
信号はアクティブに設定され、内部生成端子出力信号が
各端子に出力される。一方、監視モードのマイクロプロ
セッサではNRMLMODE信号（108）はインアクティブに設
定され、各端子はフローティング状態になる。従来例で
説明したように通常モードのマイクロプロセッサと監視
モードのマイクロプロセッサは端子毎に接続されてお
り、監視モードのマイクロプロセッサでは自分自身が生
成した内部生成端子出力信号と各端子から入力される通
常モードのマイクロプロセッサの信号の比較一致をおこ
なう。この比較一致をおこなうのが109〜113である。各
信号の比較を排他的論理和ゲート（109）でおこない、
全信号の一致をダイナミックのアンド回路110〜113で検
出する。この回路はクロック信号CLKがロウ・レベルの
ときにＮチャンネル・MOSトランジスタ（110）がオンし
て一致信号線（111）をプリチャージする。次に、クロ
ック信号CLKがハイ・レベルになるとＮチャンネル・MOS
トランジスタ（112）がオンする。このとき排他的論理
和ゲート（109）の出力がロウ・レベル、つまり、通常
モードのマイクロプロセッサが出力した信号と監視モー
ドのマイクロプロセッサ自身が生成した信号が一致して
いた場合で、この時はＮチャンネル・MOSトランジスタ
（113）がオンせず一致信号線（111）の電荷が保存され
たままとなる。これとは逆に排他的論理和ゲート（10
9）の出力がハイ・レベル、つまり、通常モードのマイ
クロプロセッサが出力した信号と監視モードのマイクロ
プロセッサ自身が生成した信号が一致していなかった場
合にはＮチャンネル・MOSトランジスタ（113）がオンし
て一致信号線（111）の電荷がディスチャージされ、ロ
ウ・レベルになる。ダイナミックのアンド回路は監視対
象の各端子に存在する排他的論理和ゲートの出力を入力
としているので、監視対象の端子においてひとつでも通
常モードの監視モードのマイクロプロセッサの出力が異
なれば一致信号線（111）がロウ・レベルとなる。この
比較結果は、ダイナミックのディレー回路（114）とア
ンンド・ゲート116を通って一致信号端子MATCH（117）
に出力される。アンド・ゲート（116）のもう一つの入
力はバス・サイクルの開始を示す信号BCYSTをダイナミ
ックのディレー回路（115）を通り、1.5クロック遅延さ
れ、１クロック間だけハイ・レベルになる。丁度この１
クロックに合うタイミングでマイクロプロセッサ間の一
致が検出されて、ディレー（114）経由でアンド・ゲー
トに入力される。したがって、一致信号端子MATCH（11
7）がアクティブとなるものはバス・サイクルが起動さ
れてから所定の時刻を経た後、通常モードのマイクロプ
ロセッサの出力した信号と監視モードのマイクロプロセ
ッサの内部生成端子出力信号が一致した場合にのみ１ク
ロック間だけハイ・レベルになる。
図においてTERMI1（101）、TERMI2（102）、TERMIN（10
3）は監視対象となる端子に出力される信号の信号源で
ある。以降こられの信号を内部生成端子出力信号と略
す。これらの信号は３ステート・バッファ（TERMI1では
104が対応する）を経由してそれぞれTERM1（105）、TER
M2（106）、TERMN（107）の各端子に出力される。３ス
テート・バッファはNRMLMODE信号（108）によって制御
される。通常モードのマイクロプロセッサではNRMLMODE
信号はアクティブに設定され、内部生成端子出力信号が
各端子に出力される。一方、監視モードのマイクロプロ
セッサではNRMLMODE信号（108）はインアクティブに設
定され、各端子はフローティング状態になる。従来例で
説明したように通常モードのマイクロプロセッサと監視
モードのマイクロプロセッサは端子毎に接続されてお
り、監視モードのマイクロプロセッサでは自分自身が生
成した内部生成端子出力信号と各端子から入力される通
常モードのマイクロプロセッサの信号の比較一致をおこ
なう。この比較一致をおこなうのが109〜113である。各
信号の比較を排他的論理和ゲート（109）でおこない、
全信号の一致をダイナミックのアンド回路110〜113で検
出する。この回路はクロック信号CLKがロウ・レベルの
ときにＮチャンネル・MOSトランジスタ（110）がオンし
て一致信号線（111）をプリチャージする。次に、クロ
ック信号CLKがハイ・レベルになるとＮチャンネル・MOS
トランジスタ（112）がオンする。このとき排他的論理
和ゲート（109）の出力がロウ・レベル、つまり、通常
モードのマイクロプロセッサが出力した信号と監視モー
ドのマイクロプロセッサ自身が生成した信号が一致して
いた場合で、この時はＮチャンネル・MOSトランジスタ
（113）がオンせず一致信号線（111）の電荷が保存され
たままとなる。これとは逆に排他的論理和ゲート（10
9）の出力がハイ・レベル、つまり、通常モードのマイ
クロプロセッサが出力した信号と監視モードのマイクロ
プロセッサ自身が生成した信号が一致していなかった場
合にはＮチャンネル・MOSトランジスタ（113）がオンし
て一致信号線（111）の電荷がディスチャージされ、ロ
ウ・レベルになる。ダイナミックのアンド回路は監視対
象の各端子に存在する排他的論理和ゲートの出力を入力
としているので、監視対象の端子においてひとつでも通
常モードの監視モードのマイクロプロセッサの出力が異
なれば一致信号線（111）がロウ・レベルとなる。この
比較結果は、ダイナミックのディレー回路（114）とア
ンンド・ゲート116を通って一致信号端子MATCH（117）
に出力される。アンド・ゲート（116）のもう一つの入
力はバス・サイクルの開始を示す信号BCYSTをダイナミ
ックのディレー回路（115）を通り、1.5クロック遅延さ
れ、１クロック間だけハイ・レベルになる。丁度この１
クロックに合うタイミングでマイクロプロセッサ間の一
致が検出されて、ディレー（114）経由でアンド・ゲー
トに入力される。したがって、一致信号端子MATCH（11
7）がアクティブとなるものはバス・サイクルが起動さ
れてから所定の時刻を経た後、通常モードのマイクロプ
ロセッサの出力した信号と監視モードのマイクロプロセ
ッサの内部生成端子出力信号が一致した場合にのみ１ク
ロック間だけハイ・レベルになる。
以上述べた動作をタイミング図で示したものが第２図と
第３図である。従来例と同様にバス・サイクルはT1とT2
の２クロックで構成される。第２図はバス・サイクルが
連続する場合の動作を示しており、マイクロプロセッサ
の動作が一致した場合に一致信号端子MATCHはT2のクロ
ック信号CLKのロウ・レベル期間から１クロック間だけ
アクティブとなることを示している。また、第３図はバ
ス・サイクルが連続せず、次のバス・サイクルが開始さ
れるまでにアイドル期間が２クロック間入る場合の動作
を示している。もし、この期間に通常モードのマイクロ
プロセッサがバス・サイクルを起動したとすると、破線
で示したタイミングで一致信号端子MATCHがアクティブ
となることが期待される。ところがこのバス・サイクル
が通常モードのマイクロプロセッサの誤動作であるとこ
のタイミングで一致信号端子MATCHはアクティブとなら
ない。したがって、外部回路は誤動作の認識を容易にお
こなうことができることになる。
第３図である。従来例と同様にバス・サイクルはT1とT2
の２クロックで構成される。第２図はバス・サイクルが
連続する場合の動作を示しており、マイクロプロセッサ
の動作が一致した場合に一致信号端子MATCHはT2のクロ
ック信号CLKのロウ・レベル期間から１クロック間だけ
アクティブとなることを示している。また、第３図はバ
ス・サイクルが連続せず、次のバス・サイクルが開始さ
れるまでにアイドル期間が２クロック間入る場合の動作
を示している。もし、この期間に通常モードのマイクロ
プロセッサがバス・サイクルを起動したとすると、破線
で示したタイミングで一致信号端子MATCHがアクティブ
となることが期待される。ところがこのバス・サイクル
が通常モードのマイクロプロセッサの誤動作であるとこ
のタイミングで一致信号端子MATCHはアクティブとなら
ない。したがって、外部回路は誤動作の認識を容易にお
こなうことができることになる。
このように、特定の期間だけ一致信号を出力することに
より、マイクロプロセッサのバス・サイクルが停止状態
にあたるべきときに、通常モードのマイクロプロセッサ
が暴走を始めたときに監視モードのマイクロプロセッサ
の一致信号端子MATCHがアクティブとならないため、外
部回路には通常モードのマイクロプロセッサの誤動作を
即座に検出することができる。
より、マイクロプロセッサのバス・サイクルが停止状態
にあたるべきときに、通常モードのマイクロプロセッサ
が暴走を始めたときに監視モードのマイクロプロセッサ
の一致信号端子MATCHがアクティブとならないため、外
部回路には通常モードのマイクロプロセッサの誤動作を
即座に検出することができる。
次に本発明の第２の実施例を第４図を用いて説明する。
第２の実施例では一致信号端子MATCHが一致の進出終了
時点からそのバス・サイクルの終了するまでの間アクテ
ィブとなる点が第１の実施例と異なる。
第２の実施例では一致信号端子MATCHが一致の進出終了
時点からそのバス・サイクルの終了するまでの間アクテ
ィブとなる点が第１の実施例と異なる。
第２の実施例では監視対象監視に対する比較のための回
路は第１の実施例で示したものと同様の回路であるので
この動作説明は省略する。第２の実施例のマイクロプロ
セッサはバス・サイクルがT1,T2,T3の３クロックで構成
され、T3の終了した後の１クロック間バス・サイクルの
終了したことを示す信号BCYENDがアクティブとなるもの
とする。
路は第１の実施例で示したものと同様の回路であるので
この動作説明は省略する。第２の実施例のマイクロプロ
セッサはバス・サイクルがT1,T2,T3の３クロックで構成
され、T3の終了した後の１クロック間バス・サイクルの
終了したことを示す信号BCYENDがアクティブとなるもの
とする。
監視モードのマイクロプロセッサでは第１の実施例で説
明したタイミングで通常モードのマイクロプロセッサの
出力信号と自分自身の内部生成端子出力信号との比較を
おこない、その結果を一致信号線（211）に出力する。
ダイナミックの保持回路（214）は一致信号線（211）の
信号を１クロック間記憶するものである。一致検出がお
こなわれ、ダイナミックの保持回路（214）の出力に結
果が出力されるタイミングを得るのがバス・サイクルの
開始を示す信号BCYSTを１クロックだけ遅延させるディ
レー回路（215）である。216はクロック信号CLKがロウ
・レベルの期間に状態を変化させるR/Sフリップ・フロ
ップであり、その出力が一致信号端子MATCHとなってい
る。このR/Wフリップ・フロップ（216）はBCYST信号の
１クロック遅れの端面で監視対象の端子の動作が一致し
たときにのみセットされる。そして、バス・サイクルが
終了するとBCYND信号がアクティブとなり、R/Sフリップ
・フロップ（216）がリセットされる。したがって、こ
のR/Sフリップ・フロップにより、一致信号端子MATCH
（217）がアクティブとなるのはバス・サイクルが起動
されてから所定の時刻を経た後、通常モードのマイクロ
プロセッサの出力した信号と監視モードのマイクロプロ
セッサの内部生成端子出力信号が一致した場合にのみ、
バス・サイクルの出力するまでの間ハイ・レベルにな
る。
明したタイミングで通常モードのマイクロプロセッサの
出力信号と自分自身の内部生成端子出力信号との比較を
おこない、その結果を一致信号線（211）に出力する。
ダイナミックの保持回路（214）は一致信号線（211）の
信号を１クロック間記憶するものである。一致検出がお
こなわれ、ダイナミックの保持回路（214）の出力に結
果が出力されるタイミングを得るのがバス・サイクルの
開始を示す信号BCYSTを１クロックだけ遅延させるディ
レー回路（215）である。216はクロック信号CLKがロウ
・レベルの期間に状態を変化させるR/Sフリップ・フロ
ップであり、その出力が一致信号端子MATCHとなってい
る。このR/Wフリップ・フロップ（216）はBCYST信号の
１クロック遅れの端面で監視対象の端子の動作が一致し
たときにのみセットされる。そして、バス・サイクルが
終了するとBCYND信号がアクティブとなり、R/Sフリップ
・フロップ（216）がリセットされる。したがって、こ
のR/Sフリップ・フロップにより、一致信号端子MATCH
（217）がアクティブとなるのはバス・サイクルが起動
されてから所定の時刻を経た後、通常モードのマイクロ
プロセッサの出力した信号と監視モードのマイクロプロ
セッサの内部生成端子出力信号が一致した場合にのみ、
バス・サイクルの出力するまでの間ハイ・レベルにな
る。
以上述べた動作をタイミング図で示したものが第５図で
ある。第５図はバス・サイクルが連続せず、次のバス・
サイクルが開始されるまでにアイドル期間が２クロック
間入る場合の動作を示している。もし、この期間に通常
モードのマイクロプロセッサがバス・サイクルを起動し
たとすると、破線で示したタイミングで一致信号端子MA
TCHがアクティブとなることが期待される。とろがこの
バス・サイクルが通常モードのマイクロプロセッサの誤
動作であるとこのタイミングで一致信号端子MATCHはア
クティブとならないため、外部回路は誤動作の認識を容
易におこなうことができる。
ある。第５図はバス・サイクルが連続せず、次のバス・
サイクルが開始されるまでにアイドル期間が２クロック
間入る場合の動作を示している。もし、この期間に通常
モードのマイクロプロセッサがバス・サイクルを起動し
たとすると、破線で示したタイミングで一致信号端子MA
TCHがアクティブとなることが期待される。とろがこの
バス・サイクルが通常モードのマイクロプロセッサの誤
動作であるとこのタイミングで一致信号端子MATCHはア
クティブとならないため、外部回路は誤動作の認識を容
易におこなうことができる。
以上説明したように、従来の監視モードを有するマイク
ロプロセッサでは通常モードのマイクロプロセッサの監
視対象のバスに出力された信号と自分自身が生成した内
部生成端子出力信号とを比較しその結果を次のバス・サ
イクルの比較結果が出力されるまでに保持するのに対し
て、本発明では比較した結果を一定期間だけ出力し、そ
れ以外の期間は不一致を外部に通知することで、マイク
ロプロセッサが本来は停止しているすべきときに通常モ
ードのマイクロプロセッサが誤動作してバス・サイクル
を起動しても、外部回路による誤動作の認識を即座にお
こなうことができるという効果がある。
ロプロセッサでは通常モードのマイクロプロセッサの監
視対象のバスに出力された信号と自分自身が生成した内
部生成端子出力信号とを比較しその結果を次のバス・サ
イクルの比較結果が出力されるまでに保持するのに対し
て、本発明では比較した結果を一定期間だけ出力し、そ
れ以外の期間は不一致を外部に通知することで、マイク
ロプロセッサが本来は停止しているすべきときに通常モ
ードのマイクロプロセッサが誤動作してバス・サイクル
を起動しても、外部回路による誤動作の認識を即座にお
こなうことができるという効果がある。
第１図は本発明の第１の実施例を示したものである。 第２図は本発明の第１の実施例においてバス・サイクル
が連続した場合の動作を示したタイミング図である。 第３図は本発明の第１の実施例においてバス・サイクル
が連続せずアイドル状態が存在した場合の動作を示した
タイミング図である。 第４図は本発明の第２の実施例を示したものである。 第５図は本発明の第２の実施例においてバス・サイクル
が連続せずアイドル状態が存在した場合の動作を示した
タイミング図である。 第６図は従来例においてバス・サイクルが連続した場合
の動作を示したタイミング図である。 第７図は従来例においてバス・サイクルが連続せずアイ
ドル状態が存在した場合の動作を示したタイミング図で
ある。 101……端子出力信号源、102……端子出力信号源、103
……端子出力信号源、104……３ステート・バッファ、1
05……出力端子、106……出力端子、107……出力端子、
108……モード切換え信号、109……排他的論理和、110
……ＮチャンネルMOSトランジスタ、111……一致信号
線、112……ＮチャンネルMOSトランジスタ、113……Ｎ
チャンネルMOSトランジスタ、114……１クロック・ディ
レー回路（ダイナミック型）、115……1.5クロック・デ
ィレー回路（ダイナミック型）、116……ANDゲート、11
7……一致／不一致出力端子、211……一致信号線、214
……0.5クロック・ディレー回路（ダイナミック型）、2
15……１クロック・ディレー回路（ダイナミック型）、
216……R/Sフリップ・フロップ、217……一致／不一致
出力端子。
が連続した場合の動作を示したタイミング図である。 第３図は本発明の第１の実施例においてバス・サイクル
が連続せずアイドル状態が存在した場合の動作を示した
タイミング図である。 第４図は本発明の第２の実施例を示したものである。 第５図は本発明の第２の実施例においてバス・サイクル
が連続せずアイドル状態が存在した場合の動作を示した
タイミング図である。 第６図は従来例においてバス・サイクルが連続した場合
の動作を示したタイミング図である。 第７図は従来例においてバス・サイクルが連続せずアイ
ドル状態が存在した場合の動作を示したタイミング図で
ある。 101……端子出力信号源、102……端子出力信号源、103
……端子出力信号源、104……３ステート・バッファ、1
05……出力端子、106……出力端子、107……出力端子、
108……モード切換え信号、109……排他的論理和、110
……ＮチャンネルMOSトランジスタ、111……一致信号
線、112……ＮチャンネルMOSトランジスタ、113……Ｎ
チャンネルMOSトランジスタ、114……１クロック・ディ
レー回路（ダイナミック型）、115……1.5クロック・デ
ィレー回路（ダイナミック型）、116……ANDゲート、11
7……一致／不一致出力端子、211……一致信号線、214
……0.5クロック・ディレー回路（ダイナミック型）、2
15……１クロック・ディレー回路（ダイナミック型）、
216……R/Sフリップ・フロップ、217……一致／不一致
出力端子。
Claims (2)
- 【請求項１】端子毎に自ら生成した出力情報と端子から
入力された情報とをバス・サイクル毎に比較し全てが一
致するか否かを検出する比較一致検出回路と、バス・サ
イクルが開始されてから前記比較一致検出回路による比
較動作に要する第１の一定時間が経ったことを検出する
第１のタイマ回路と、バス・サイクルが開始されてから
前記第１のタイマ回路による時間を経たのちに、さらに
第２の一定時間が経ったことを検出する第２のタイマ回
路と、前記比較一致検出回路の出力を外部に通知するた
めの一致／不一致通知出力端子とを有し、通常モードに
指定されたときは端子を駆動することにより外部から命
令およびデータをアクセスし命令にしたがって処理をお
こない、監視モードに指定されたときは、通常モードに
接続され、通常モードのマイクロプロセッサがアクセス
した命令とデータを取込み、通常モードと同一の処理を
おこなうが、自ら端子を駆動せず端子から入力される通
常モードのマイクロプロセッサが端子に出力した情報と
自らの処理により生成された情報とを前記比較一致検出
回路により比較し比較結果を得ると同時に、前記第１の
タイマにより比較に要する時間を経た後に前記比較結果
を前記第２のタイマにより指定される時間だけ前記一致
／不一致通知出力端子に出力し、前記第２のタイマで指
定される時間を過ぎた後には前記一致／不一致通知出力
端子を比較一致検出が可能な論理状態に戻し、アイドル
状態での誤動作の検出をも可能にしたことを特徴とする
マイクロプロセッサ。 - 【請求項２】端子毎に自ら生成した出力情報と端子から
入力された情報とをバス・サイクル毎に比較し全てが一
致するか否かを検出する比較一致検出回路と、バス・サ
イクルが開始されてから前記比較一致検出回路による比
較動作に要する第１の一定時間が経ったことを検出する
第１のタイマ回路と、バス・サイクルが終了したことを
示すバス・サイクル終了信号と前記比較一致検出回路の
出力を外部に通知するための一致／不一致通知出力端子
とを有し、通常モードに指定されたときは端子を駆動す
ることにより外部から命令およびデータをアクセスし命
令にしたがって処理をおこない、監視モードに指定され
たときは、通常モードに接続され、通常モードのマイク
ロプロセッサがアクセスした命令とデータを取込み、通
常モードと同一の処理をおこなうが、自ら端子を駆動せ
ず端子から入力される通常モードのマイクロプロセッサ
が端子に出力した情報と自らの処理により生成された情
報とを前記比較一致検出回路により比較し比較結果を得
ると同時に、前記第１のタイマにより比較に要する時間
を経た後に前記比較結果を前記バス・サイクル終了信号
がアクティブになるまでの間だけ前記一致／不一致通知
出力端子に出力し、その後は次のバス・サイクルに対す
る比較結果が前記一致／不一致通知出力端子に出力され
るまでは前記一致／不一致通知出力端子を比較一致検出
が可能な論理状態に戻し、アイドル状態での誤動作の検
出をも可能にしたことを特徴とするマイクロプロセッ
サ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63128844A JPH0792764B2 (ja) | 1988-05-25 | 1988-05-25 | マイクロプロセッサ |
| US07/356,291 US5136595A (en) | 1988-05-25 | 1989-05-24 | Microprocessor operable in a functional redundancy monitor mode |
| EP89109380A EP0343626B1 (en) | 1988-05-25 | 1989-05-24 | Microprocessor operable in a functional redundancy monitor mode |
| DE68923995T DE68923995T2 (de) | 1988-05-25 | 1989-05-24 | Mikroprozessor, der in einem funktionellen Redundanzüberwachungsmodus betriebsfähig ist. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63128844A JPH0792764B2 (ja) | 1988-05-25 | 1988-05-25 | マイクロプロセッサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01297735A JPH01297735A (ja) | 1989-11-30 |
| JPH0792764B2 true JPH0792764B2 (ja) | 1995-10-09 |
Family
ID=14994783
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63128844A Expired - Fee Related JPH0792764B2 (ja) | 1988-05-25 | 1988-05-25 | マイクロプロセッサ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5136595A (ja) |
| EP (1) | EP0343626B1 (ja) |
| JP (1) | JPH0792764B2 (ja) |
| DE (1) | DE68923995T2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5157780A (en) * | 1990-06-12 | 1992-10-20 | Advanced Micro Devices, Inc. | Master-slave checking system |
| US6247144B1 (en) * | 1991-01-31 | 2001-06-12 | Compaq Computer Corporation | Method and apparatus for comparing real time operation of object code compatible processors |
| US5278969A (en) * | 1991-08-02 | 1994-01-11 | At&T Bell Laboratories | Queue-length monitoring arrangement for detecting consistency between duplicate memories |
| JP3063334B2 (ja) * | 1991-12-19 | 2000-07-12 | 日本電気株式会社 | 高信頼度化情報処理装置 |
| GB2268817B (en) * | 1992-07-17 | 1996-05-01 | Integrated Micro Products Ltd | A fault-tolerant computer system |
| US5434997A (en) * | 1992-10-02 | 1995-07-18 | Compaq Computer Corp. | Method and apparatus for testing and debugging a tightly coupled mirrored processing system |
| US5758058A (en) * | 1993-03-31 | 1998-05-26 | Intel Corporation | Apparatus and method for initializing a master/checker fault detecting microprocessor |
| US5392879A (en) * | 1993-04-16 | 1995-02-28 | Otis Elevator Company | Electronic failure detection system |
| US5504859A (en) * | 1993-11-09 | 1996-04-02 | International Business Machines Corporation | Data processor with enhanced error recovery |
| JPH07262148A (ja) * | 1994-03-22 | 1995-10-13 | Nec Corp | コンピュータシステム |
| US5495579A (en) * | 1994-03-25 | 1996-02-27 | Bull Hn Information Systems Inc. | Central processor with duplicate basic processing units employing multiplexed cache store control signals to reduce inter-unit conductor count |
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| DE19653429C2 (de) * | 1996-12-20 | 1998-10-15 | Siemens Ag | Verfahren zur Überprüfung der Funktionsfähigkeit einer Recheneinheit |
| US5892897A (en) * | 1997-02-05 | 1999-04-06 | Motorola, Inc. | Method and apparatus for microprocessor debugging |
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| DE102015211458A1 (de) * | 2015-06-22 | 2016-12-22 | Robert Bosch Gmbh | Verfahren und Vorrichtung zum Absichern einer Programmzählerstruktur eines Prozessorsystems und zum Überwachen der Behandlung einer Unterbrechungsanfrage |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3783250A (en) * | 1972-02-25 | 1974-01-01 | Nasa | Adaptive voting computer system |
| DE2612100A1 (de) * | 1976-03-22 | 1977-10-06 | Siemens Ag | Digitale datenverarbeitungsanordnung, insbesondere fuer die eisenbahnsicherungstechnik |
| GB2022893B (en) * | 1978-06-10 | 1983-01-12 | Westinghouse Brake & Signal | Fault detection |
| DE2946081C3 (de) * | 1979-11-15 | 1995-09-21 | Wabco Vermoegensverwaltung | Schaltungsanordnung zur Überwachung der Funktion eines Mikroprozessors |
| DE3036856C2 (de) * | 1980-09-30 | 1982-10-28 | Computer Gesellschaft Konstanz Mbh, 7750 Konstanz | Datenverarbeitungsanlage mit zwei Verarbeitungseinheiten |
| US4405983A (en) * | 1980-12-17 | 1983-09-20 | Bell Telephone Laboratories, Incorporated | Auxiliary memory for microprocessor stack overflow |
| US4497059A (en) * | 1982-04-28 | 1985-01-29 | The Charles Stark Draper Laboratory, Inc. | Multi-channel redundant processing systems |
| US4562575A (en) * | 1983-07-07 | 1985-12-31 | Motorola, Inc. | Method and apparatus for the selection of redundant system modules |
| JPH0831049B2 (ja) * | 1986-05-31 | 1996-03-27 | 日本電気株式会社 | ロツクドプロセツサ方式 |
-
1988
- 1988-05-25 JP JP63128844A patent/JPH0792764B2/ja not_active Expired - Fee Related
-
1989
- 1989-05-24 US US07/356,291 patent/US5136595A/en not_active Expired - Lifetime
- 1989-05-24 EP EP89109380A patent/EP0343626B1/en not_active Expired - Lifetime
- 1989-05-24 DE DE68923995T patent/DE68923995T2/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5136595A (en) | 1992-08-04 |
| EP0343626A2 (en) | 1989-11-29 |
| EP0343626A3 (en) | 1991-06-05 |
| JPH01297735A (ja) | 1989-11-30 |
| DE68923995D1 (de) | 1995-10-05 |
| EP0343626B1 (en) | 1995-08-30 |
| DE68923995T2 (de) | 1996-04-11 |
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