JPH0481936A - 複数cpu間の同期制御方式 - Google Patents

複数cpu間の同期制御方式

Info

Publication number
JPH0481936A
JPH0481936A JP2194769A JP19476990A JPH0481936A JP H0481936 A JPH0481936 A JP H0481936A JP 2194769 A JP2194769 A JP 2194769A JP 19476990 A JP19476990 A JP 19476990A JP H0481936 A JPH0481936 A JP H0481936A
Authority
JP
Japan
Prior art keywords
cpu
cpus
bus
circuit
signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2194769A
Other languages
English (en)
Inventor
Fumihiro Anpo
安保 文博
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
PFU Ltd
Original Assignee
PFU Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by PFU Ltd filed Critical PFU Ltd
Priority to JP2194769A priority Critical patent/JPH0481936A/ja
Publication of JPH0481936A publication Critical patent/JPH0481936A/ja
Pending legal-status Critical Current

Links

Landscapes

  • Hardware Redundancy (AREA)
  • Multi Processors (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 複数CPU間の同期制御方式に関し、 複数CPU間の同期を凪速かつ容易にとることを目的と
し、 同一機能を持った複数のCPUボードを並列に接続し、
これらを同期同一動作をさせ、各CPU間の多数決をと
って常時信頼性の高いデータを得るように構成した高信
頼システムにおける複数CPU間の同期制御方式におい
て、各CPUボード内に、自CPUのバスサイクルを検
出し、自CPUに対してプロセッサ停止信号を送出する
バス監視手段と、該バスサイクルを一定数カウントし、
カウントが該一定数に達したら自CPUを停止させると
ともに外部に対して自CPUが停止したことを示す自プ
ロセッサ停止信号を送出するカウント手段を備え、さら
に、全CPUボードにシステムバスを介して共通接続さ
れた下記の手段、即ち該カウンタ手段から自プロセッサ
停止信号を受け取り、全CPUが停止するか、又はある
CPUが停止後一定時間経過したことをもって全CPU
が停止したと検出する第1の待ち合わせ検出手段と、全
CPUの停止を検出した後、該カウンタ手段及び該バス
監視手段からのプロセッサ停止信号をクリアし、各CP
Uの動作を再開させるように各CPUボードの出力を多
数決比較し、さらに多数決エラーが検出されたときは、
当該CPUの切り離しを指示する多数決手段と、該多数
決手段の出力を全CPUがアクセスを開始するか、又は
あるCPUがアクセス開始して一定時間経通後に有効に
させる第2の待ち合わせ検出手段と備え、各CPUのバ
スサイクルを監視することにより複数CPU間の同期動
作をとるように構成する。
〔産業上の利用分野〕
本発明は、同一機能を有する複数のCPUボードを並列
に接続し、各CPUボードに備わったCPUを同期同一
動作させて常時複数CPU間の多数決をとることにより
、何れかのCPUに故障を検出しても動作を継続できる
ように構成した高信頼システムにおける同期制御方式に
関する。
高信頼システムの分野では、何れかのCPUが故障した
時にその動作を止めることなく故障した部品(CP U
ボード)を交換できることが求められている。
この場合、通常動作では複数のCPUを同時に同一動作
させてその出力を多数決などの手段を使って出力し、何
れかのCPUを故障により抜き取ってもシステム全体の
動作には影響を与えないような構成になっている。
〔従来の技術〕
第17図は従来の高信頼システムの一例構成図である。
CPUボード1.2.3は全て同一機能を備え、外部の
クロック発生回路O8Cからのクロック信号CLK若し
くは別途に大カーされるリセット信号R3を受けて同期
し同一動作を行う。多数決回路4は全てのCPUの出力
を受けて常に多数決をとり、多い方のデータを出力する
。何れかのCPUに故障を生じても他のCPUで多数決
をとるので常に信頼性の高いデータを得ることができる
この場合、上述のような同一機能を持った複数のCPU
ボード間で同期をとる時に、従来の一例としてクロック
信号CLKやリセット信号R3のタイミングを厳密に合
わせる方式がある。この場合、スキュー時間を厳密に管
理する必要がある。
さらに、従来の他の例として後述するように、ソフトウ
ェアにより特定命令をプログラム中に埋め込み、その命
令を実行した時に複数のCPUボード間で同期をとるよ
うにする方式もある。
第18図は後者のソフトウェアによる同期制御方式の一
例を示している。図示のようにユーザ作成のソースプロ
グラム1にコンパイラにより同期用の命令5YNCを埋
め込み、ソースプログラム2を作成することを示してい
る。CPUは 同期命令5YNCをフェッチすると動作
を一時停止して、全てのCPUが動作を止めるのを待つ
。全CPUが動作を止めた時点で同期がとれたことにな
るので、ハードウェアにより復帰割り込みを発生させて
動作を再開する。
〔発明が解決しようとする課題〕
従来方式において、まず、クロック信号やリセット信号
を用いるハードウェアによる同期制御方式の場合、上述
のように複数のCPUボードに同一のクロック信号やリ
セット信号を与えなければならず、そのためCPU動作
周波数の上限が複数CPUボード間に渡すクロック信号
の配線上の制約(ボード間のずれ時間、即ち、スキニー
タイム)で決まってしまうという欠点があった。
また、ソフトウェアによる同期制御方式の場合、ソース
プログラムにコンパイラにより同期用の命令を埋め込む
という特殊な処理が必要になる問題がある。
従来技術の一例として特開昭54−143037号「多
重系同期運転方式」がある。これはCPU外部からの割
り込みをトリガにしてCPUを停止させ、その時の各C
PUの遅れ進みを判定して、遅れ系CPUをスタートさ
せて全てのCPUが一致した時に外部からの割り込みを
各CPUに伝えるようにして同期をとっている。
しかし、この従来例では遅れ進みをCPUの動作クロッ
ク毎に判定する必要があるため、高速化に対応できない
という問題があった。また、遅れ進みの判定をするため
、各CPUが出力するステートを管理する信号線を全C
PUが必要とするため、バス信号の本数が増大するとい
う問題があった。
本発明の目的は、複数CPUを並列に接続して構成され
る高信頼システムにおいて、これら複数CPU間の同期
を迅速かつ容易にとることができる同期制御方式を提供
することにある。
〔課題を解決するための手段〕
第1図は本発明の原理構成図である。本発明は各CPU
ボード1〜3内のCP Ullのシステムバス使用状態
を監視して、システムで一義的に決められる一定のバス
サイクル数をカウントした時点で自CPUの動作を一時
停止し、全てのCPUが停止した後、再スタートして全
CPUの同期をとることにある。
即ち、本発明ではカウンタ13が一定値に達したら単純
に自CPUを停止させ、その後、全てのCPUが停止す
るのを待つだけなので、上述の従来例のように動作クロ
ック毎に遅れ進みを判定する必要がなく、クロック信号
の高速化に容易に対応することができる。また、バスに
対しては自プロセッサ停止信号と全プロセッサ停止信号
が追加されるだけなので、従来のようなバス信号は増加
しない。
第1図において、各CPUボードはプロセッサ(CPU
)11と、バス監視回路12と、カウンタ13と、バス
変換回路14と、CPUとバス変換回路を接続するプロ
セッサバスPBにより構成される。また、バス変換回路
14はシステムバスSBを介して待ち合わせ/多数決回
路5に接続される。
ここで、プロセッサバス(内部バス)PBはCPUが処
理を行う際に使用される高速バスであり、バス監視回路
12はプロセッサバスPBのバスサイクルを検出する回
路であり、カウンタ13はバス監視回路12で検出され
たバスサイクルを一定数カウントするカウンタであり、
バス変換回路14は高速なプロセッサバスPBを低速な
システムバスSBに変換する回路である。システムバス
SBは複数のCPUボードが並列に接続されるバスであ
る。
待ち合わせ回路51は、各CPUが内蔵するカウンタの
カウント終了時、又はあるCPUのカウントが終了して
一定時間経過後システムバスSHに信号を出力する第1
の待ち合わせ回路511と、複数CPUの出力を待ち合
わせて全部が人力された時、又はあるCPUがアクセス
を開始して一定時間経過後、多数決回路52へ出力する
第2の待ち合わせ回路512を有する。多数決回路52
は第1の待ち合わせ回路511からの出力の多数決をと
り多数決出力すると共に、誤った人力を検出する回路で
ある。
〔作用〕
リセット解除後、各CPUボード内のCPUは動作を開
始するが、CPUボード内に非同期回路がある場合やス
キニー時間等により各CPUの処理時間はクロック信号
の数τ分のズレを発生する。
しかし、各CPU自体の動作は同一なのでプロセッサバ
スPaに出力されるバスサイクルは時間のズレはあるが
同一である。
バス監視回路12ではこのバスサイクルを検出して1回
検出する毎に検出信号をカウンタに送る。
カウンタ13はこれをカウントし、一定数カウントした
らバス監視回路12を経て自CPUに対してプロセッサ
停止信号S1を出力するとともに、システムバスS8に
対して自プロセッサ停止信号S2を出力する。システム
バスSBに接続された全CPUからの自プロセッサ停止
信号S2を検出すると、システムバスSBから全CPU
に対して全プロセッサ停止信号S3が返送される。
仮に、あるCPUが故障し動作していないときは全プロ
セッサ停止信号S3が返されないが、第1の待ち合わせ
回路511で一定時間経過後に全プロセッサ停止信号S
3を出力する。全プロセッサ停止信号S3が返されると
、その時点で正常な各CPUボードの動作が一致したこ
とになり同期がとれたことになるので、自プロセッサ停
止信号S1が解除されて全CPUは動作を再開する。こ
の時カウンタ13もリセットされて、再びバスサイクル
のカウントを始める。
全CPUが同一動作をしているかどうかは、各CPUが
システムバスSBを経由して外部Ilo等をアクセスし
に行った時に、第2の待ち合わせ回路512を経由して
多数決回路52でチエツクされる。
ここで違った結果を出力するCPU、または何も出力し
ないCPUがある場合には、そのCPUは待ち合わせ・
多数決回路5により以降の動作が禁止され、そのCPU
は接続されていない状態にされるのでボード交換可能に
なる。
各CPUボード間の動作のずれは非同期回路やスキニー
時間の関係からクロック信号で7分と予測されるが、C
PUが停止する。毎にそのズレを吸収するように動作す
ることになる。
第1及び第2の待ち合わせ回路511.512に入力さ
れた時の各CPUの時間のズレは、待ち合わせ回路51
でそのアクセスを待ち合わせて働くことにより吸収され
る。待ち合わせ回路51での待ち合わせ時間は、各CP
Uボード間の動作ズレ時間の最大値より大きくしてふけ
ば、その時間を越えてもアクセスに来ないCPUは故障
が発生していると判断できるので切り離しが可能になる
さらに、割り込みなど外部からの信号をCPUに与える
場合、任意のタイミングで外部信号を与えると各CPU
が実行中の命令によって処理が変わってくる可能性があ
るので、CPUが停止した時にその信号を与えるように
すれば、複数CPU間で同じ動作を実行させられる。割
り込みなどの外部信号に対する応答時間はバスサイクル
のカウント数を少なくすれば短くなるが、同時に複数C
PUが同期するためのオーバーヘッド時間も増えること
になるので、カウント数の設定にはそのシステム毎に最
適値を決める必要がある。
〔実施例〕
第2図は本発明の一実施例構成図である。本実施例では
図面を簡単にするためにCP−Uの数を3台としている
。また、本実施例ではCPUがバスサイクルを実行する
時にストローブ信号STSを出力する形式のものを使っ
ている。また、バスサイクルのカウント数を64に設定
しているので、1バスサイクルを500 nsとすると
割り込み応答時間は最大500nsX64 = 32μ
Sとなる。
以下、第2図構成の動作を説明する。
リセット解除後にCPUは動作を開始する。この時カウ
ンタ13もリセットされて、CPUII にはバスグラ
ンド信号BGSを出力した状態になっており、かつ自プ
ロセッサ停止信号S2を出力していない状態になってい
る。CPUIIはパスグランド信号BGSが入力されて
いると動作可能状態になる。
CPUIIがプロセッサバスPBを使うたびにストロー
ブ信号STSが出力され、カウンタ13がカウントアツ
プされる。カウンタ13は64回カウントするとCPU
IIへのパスグランド信号BGSの出力を停止してCP
UIIを停止させるとともに、自プロセッサ停止信号S
2をシステムバスSB出力して全プロセッサが停止する
のを待つ。この時点て待ち合わせ回路51内の第一の待
ち合わせ回路511 も動作を開始する。
全CPUが自プロセッサ停止信号S2を出力すると全C
PUの停止後に全プロセッサ停止信号S3が返送されて
くるので、カウンタ13はリセットされバスグランド信
号BGSが出力されCPUIIが動作を再開する。
ここで、何れかのCPUが異常状態になった時の説明を
する。
もし何れかのCPUが故障して内部でバスサイクルを実
行していない場合は、自プロセッサ停止信号S2を出力
できないので全プロセッサ停止信号S3がシステムバス
SBから返送されてこない。しかし、正常なCPUが自
プロセッサ停止信号S2を出力した時に第一の待ち合わ
せ回路511が動作を開始しているため、一定時間経過
後全プロセッサ停止信号S3が出力される。これにより
正常なCPUが動作を再開できることになる。
次に、あるCPU内でプロセッサのアクセスが無応答で
ストローブ信号STSが出力されっばなしの状態になる
とカウンタが動作できなくなる。そこでCPU内にバス
タイムアウト監視回路12” を設け、CPUIIが一
定時間システムバスSBを占有したらCPUIIにアク
ノリッジ信号^CKを返してアクセスを強制的に終了さ
せるようにしている。
次に、割り込み及びCPUボード外部へのアクセスにつ
いて説明する。
外部からの割り込み信号IR5Iは、−旦割り込み受け
付はラッチ回路15でラッチされ全プロセッサ停止信号
S3が人力されてカウンタ13と同期がとれた状態の時
に割込み信号lR32をCPUIIに供給する。
CPUIIがシステムバスSBを経由してIlo等をア
クセスする時は、各CPけのアクセス情報が一旦第2の
待ち合わせ回路512にラッチされ、多数決回路52は
全CPUからのアクセスが揃った時点で多数決結果を出
力する。多数決結果を出力する時点で各CPUからのア
クセス情報は比較され、一致しないCPUがあれば多数
決回路52はそのCPUに動作停止信号O8Sを出力し
そのCPUの動作を停止する。
上記構成によれば、各CPUボード内は64回のバスサ
イクル毎に同期するように動作し、かつCPUボード内
では待ち合わせ回路51内で待ち合わせることにより同
期が実現される。故111cP、Uがアレばシステムバ
スSOに出てくるアクセス情報が異なったり、待ち合わ
せ回路51でタイムアウトが発生するので、そのCPU
は待ち合わせ回路51や多数決回路52で故障が検出さ
れ切り離されることになる。また、故障CPUボードの
交換後CPUのリセットを行うことにより全CPUが再
同期して動作を再開できることになる。
第3図はカラ・ンタの回路例を示す。このカウンタは6
4進の6ビツトカウンタである。まずリセット状態では
キャリー出力CRYは“0″なのでインバータINVに
より反転され、パスグランド信号BGSが“1”なので
CPUが動作し、かつ自プロセッサ停止信号S2が“0
”でオフの状態である。
64回カウントされてキャリーCRYが出力されるとパ
スグランド信号BGSはオフして、自プロセッサ停止信
号S2をオンにしようとする。自プロセッサ停止信号S
2はシステムバスSBのタイミングに合わせるためフリ
ップ・フロップFFを経由している。ところが、全プロ
セッサ停止信号S3は自プロセッサ停止信号S2が全て
“1”になるか、又は自プロセッサ停止信号S2の一つ
が“1”になって−定時間経過後“1“になるので、正
常に動作している全CPU内で一番遅いCPUが停止す
るまで待たされることになる。
第4図に第3図カウンタの信号タイムチャートを示す。
ストローブ信号STSの64回目の立上がりによりキャ
リー出力CRTが立上がり、キャリー出力CRYの立上
がり中の最初のクロック信号CLK 3の立上がりによ
りフリップ・フロップFFが立ち上がる。
そして、カウンタ13が一巡すると次のクロック信号C
LK 4の立上がりで全プロセッサ停止信号S3が立ち
上がり、キャリー出力CRTが立下がる。フリップ・フ
ロップFFは次のクロック信号C1,K 3で立ち下が
る。
第5図は割り込み受け付はラッチ回路の一例を示す。割
り込み受け付はラッチ回路15はフリップ・フロップ回
路で構成される。
第3図カウンタからの全プロセッサ停止信号S3をクロ
ック信号として入力して外部からの割り込み信号IR3
Iを取り込み、Q出力から割込み信号lR32をCPU
に送出している。
第6図はバスタイムアウト監視回路の一例を示し、第7
図は第6図の信号タイムチャートを示す。
バスタイムアウト監視回路12” は8進の4ビツトカ
ウンタにより構成される。4ビツトカウンタのクロック
には625 nsを与えており、カウンタのQD小出力
自カウンタのイネーブル端子に接続されているので8回
カウント後ストップする8進カウンタとして動作する。
従って、625nS×8=5μsの間ストローブ信号S
TSがオンの状態だとバスタイムアウトと認識され、ア
クノリッジ信号ACKを強制的に返しCPUに動作を再
開させる。
第8図は待ち合わせ回路及び多数決回路のブロック構成
図の一例を、第9図は第8図の第1の待ち合わせ回路の
詳細図を、第10図は第9図回路の信号タイムチャート
を示す。
また、第11図は第8図の第2の待ち合わせ回路の詳細
図を、第12図は第11図回路の信号タイムチャートを
示す。
さらに、第13図は第8図の多数決回路の詳細図を、第
14図は第13図回路の出力結果図を、第15図は第8
図のエラー検出回路の詳細図を、第16図は第15図の
出力結果図を示す。
第8図において、第1の待ち合わせ回路511は各CP
Uからの自プロセッサ停止信号S2を受けると全プロセ
ッサ停止信号S3を出力する。第2の待ち合わせ回路5
12はシステムバスSBからのアクセス情報をラッチす
るラッチ回路512a〜512cと、全てのラッチ出力
を受ける待ち合わせカウンタ512dを有する。
第9図は第1の待ち合わせ回路511の詳細図であり、
第10図はその信号タイムチャートである。
図示のように第1の待ち合わせ回路511は8進の4ビ
ツトカウンタ511aとORゲート及びANDゲートに
より構成される。各CPUからの自プロセッサ停止信号
S2がORゲートに入力されると、ANDをとった後に
全プロセッサ停止信号S3を出力する。若しくは各CP
Uの動作のずれ時間を8クロツクと仮定しているので、
あるプロセッサ停止信号S2が出力されてから8クロツ
クカウントされると、カウンタのQD小出力1になるの
で全プロセッサ停止信号S3が出力される。
また、エラー検出回路53によりエラーが検出されてC
PU停止信号S5がaカされていれば、そのCPUは切
り離される。
第11図(a)、(社)は第2の待ち合わせ回路の詳細
図である。(a)はラッチ回路の詳細図、(社)は待ち
合わせカウンタの詳細図である。待ち合わせカウンタは
8進の4ビツトカウンタで構成され、さらに複数のOR
ゲート及びANDゲートを有する。
−(a)において各CPU1〜3からシステムバスSB
に対してアクセスがあると、ラッチ回路512a−Cに
アドレス/データ情報へ〇や制御線の情報が全てラッチ
されると共に、アクセスが終了するまでラッチ内容有効
信号S4が出力される。
この有効信号S4とCPU動作停止信号S5によりOR
ゲート及びANDゲートを経て待ち合わせカウンタ51
2dが起動される。待ち合わせカウンタ512dは第9
図と同様に8回、125 nSクロックをたたくとΩD
出力が1になるので125 ns x 8:1μsだけ
待ち合わせることになる。1μs以内に各CPUからの
出力が全部揃うか、1μsたってタイムアウトを起こす
と検出タイミング信号が出力されCPUの多数決エラー
が判定される。
この状態の時、待ち合わせカウンタ512dから検出タ
イミング/多数決出力有効信号S6が出力されて外部の
Ilo等のアクセスが開始される。
エラー検出回路53が多数決エラーを検出するとCPU
動作停止信号S5が出力される。CPU動作停止信号S
5によりそのCPUの動作を停止させてユーザに交換を
要求すと共に、以降の動作がそのCPUが無い状態でも
動けるように、待ち合わせカウンタ512dを起動する
条件を残ったCPUだけにするように切替える。
第13図は多数決回路52の一例、第14図は第13図
の多数決出力の結果の真理値説明図である。各CPUI
〜3のアドレス/データ情報AD13〜AD3を図示の
ように各ANDゲートに入力し、各ANDゲートの両方
の入力が一致したもののみをORゲートを経て多数決出
力S7を出力する。
第15図はエラー検出回路の一例、第16図の動作停止
信号の出力結果を示す真理値表である。エラー検出回路
53は複数の排他的ORゲート(EXOR)、ANDゲ
ート、セット/リセットFF、ORゲートにより構成さ
れる。各CPU1〜3のアドレス/データ情報ADI−
AD3が第2の待ち合わせ回路512の各ラッチ回路5
12a〜512cから入力され、さらに待ち合わせカウ
ンタ512dから検出タイミングS6が入力されると検
出タイミングS6が“1”のとき、第16図に出力結果
を示すようにCPU動作停止信号S5が得られる。
〔発明の効果〕
以上説明したように、本発明によれば同一機能を有する
複数のCPUボード間で同期をとる時に、クロック信号
やリセット信号のスキニー時間を厳密に合わせなくても
良いので、システムバスの設計が簡単になるばかりか、
システムの性能を上げるためのクロック周波数のアップ
を容易に実施することができる。また、コンパイラ等の
ソースプログラムに複数CPU間の同期処理のための特
殊な同期命令を埋め込まなくても良いので面倒がなくな
る。さらに、同期化のためのオーバーヘッド時間が最大
でも各CPUの動作のずれ時間分(通常は数クロック)
で済む利点がある。
【図面の簡単な説明】
第1図は本発明の基本構成図、 第2図は本発明の一実施例構成図、 第3図は第2図カウンタの一実施例構成図、第4図は第
3図カウンタの信号タイムチャート、第5図は第2図割
込み受付ラッチ回路の一実施例構成図、 第6図は第2図バスタイムアウト監視回路の一実施例構
成図、 第7図は第6図回路の信号タイムチャート、第8図は待
ち合わせ/多数決回路の一実施例構成図、 第9図は第8図第1の待ち合わせ回路の詳細図、第10
図は第9図の信号タイムチャート、第11図(a)、(
b)は第8図第2の待ち合わせ回路の詳細図、 第12図は第11図回路の信号タイムチャート、第13
図は第8図の多数決回路の一実施例構成図、第14図は
第13図回路の出力結果図、第15図は第8図のエラー
検出回路の一実施例構成図、 第16図は第15図回路の出力結果図、第17図は従来
の高信頼システムの構成図、及び、第181!Iは従来
のソフトウェアによる同期制御方式の説明図である。 (符号の説明) 1〜3・・・CPUボード、 4・・・多数決回路、 5・・・待ち合わせ/多数決回路、 11・・・CPU。 12・・・バス監視回路、 12” ・・・バスタイムアウト監視回路、13・・・
カウンタ、 14・・・バス変換回路、 15・・・割込み受付ラッチ回路、 51・・・待ち合わせ回路、 52・・・多数決回路、 53・・・エラー検出回路、 511・・・第1の待ち合わせ回路、 511a・・・4ビツトカウンタ、 512・・・第2の待ち合わせ回路、 512a〜512C・・・ラッチ回路、512d・・・
待ち合わせカウンタ、 Sl・・・プロセッサ停止信号、 S2・・・自プロセッサ停止信号 S3・・・全プロセッサ停止信号、 S4・・・ラッチ内容有効信号、 S5・・・CPU動作停止信号、 S6・・・検出タイミング・多数決出力有効信号、S7
・・・多数決出力、 PB・・・プロセッサバス、 SB・・・システムバス、 CLK・・・クロック信号、 R5・・・リセット信号、 STS・・・ストローブ信号、 lR51,lR52・・・割込み信号、BGS・・・バ
スグランド信号、 ACK・・・アクノリッジ信号、 AD・・・アドレス/データ情報。 ソ 本発明の基本構成図 第1回 第 4図 第 回 12゛ 第 回 バスタイムアウト監視回路の信号タイムチャート第7回 第1の待ち合わせ回路の詳細図 第9回 第1の待ち合わせ回路の信号タイムチャート第10回 第11 第14回 同期同−動作

Claims (1)

  1. 【特許請求の範囲】 1、同一機能を持った複数のCPUボードを並列に接続
    し、これらを同期同一動作をさせ、各CPU間の多数決
    をとって常時信頼性の高いデータを得るように構成した
    高信頼システムにおける複数CPU間の同期制御方式に
    おいて、 各CPUボード(1〜3)内に、 自CPU(11)のバスサイクルを検出し、自CPUに
    対してプロセッサ停止信号(S1)を送出するバス監視
    手段(12)と、 該バスサイクルを一定数カウントし、カウントが該一定
    数に達したら自CPUを停止させるとともに外部に対し
    て自CPUが停止したことを示す自プロセッサ停止信号
    (S2)を送出するカウント手段(13)を備え、 さらに、全CPUボード(1〜3)にシステムバス(S
    B)を介して共通接続された下記の手段、即ち該カウン
    タ手段(13)から自プロセッサ停止信号(S2)を受
    け取り、全CPUが停止するか、又はあるCPUが停止
    後一定時間経過したことをもって全CPUが停止したと
    検出する第1の待ち合わせ検出手段(511)と、 全CPUの停止を検出した後、該カウンタ手段(13)
    及び該バス監視手段(12)からのプロセッサ停止信号
    をクリアし、各CPUの動作を再開させるように各CP
    Uボードの出力を多数決比較し、さらに多数決エラーが
    検出されたときは、当該CPUの切り離しを指示する多
    数決手段(52)と、該多数決手段(52)の出力を全
    CPUがアクセスを開始するか、又はあるCPUがアク
    セス開始して一定時間経過後に有効にさせる第2の待ち
    合わせ検出手段(512)と備え、 各CPUのバスサイクルを監視することにより複数CP
    U間の同期動作をとるようにしたことを特徴とする複数
    CPU間の同期制御方式。
JP2194769A 1990-07-25 1990-07-25 複数cpu間の同期制御方式 Pending JPH0481936A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2194769A JPH0481936A (ja) 1990-07-25 1990-07-25 複数cpu間の同期制御方式

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2194769A JPH0481936A (ja) 1990-07-25 1990-07-25 複数cpu間の同期制御方式

Publications (1)

Publication Number Publication Date
JPH0481936A true JPH0481936A (ja) 1992-03-16

Family

ID=16329939

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2194769A Pending JPH0481936A (ja) 1990-07-25 1990-07-25 複数cpu間の同期制御方式

Country Status (1)

Country Link
JP (1) JPH0481936A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007249518A (ja) * 2006-03-15 2007-09-27 Nec Corp データ処理装置とその同期方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS52131438A (en) * 1976-04-27 1977-11-04 Mitsubishi Electric Corp Multiplication driving system
JPS54143037A (en) * 1978-04-28 1979-11-07 Nippon Signal Co Ltd:The Multiplex system synchronous operating system

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS52131438A (en) * 1976-04-27 1977-11-04 Mitsubishi Electric Corp Multiplication driving system
JPS54143037A (en) * 1978-04-28 1979-11-07 Nippon Signal Co Ltd:The Multiplex system synchronous operating system

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007249518A (ja) * 2006-03-15 2007-09-27 Nec Corp データ処理装置とその同期方法

Similar Documents

Publication Publication Date Title
US5239641A (en) Method and apparatus for synchronizing a plurality of processors
US4358823A (en) Double redundant processor
US7107484B2 (en) Fault-tolerant computer system, re-synchronization method thereof and re-synchronization program thereof
US5001712A (en) Diagnostic error injection for a synchronous bus system
US5226152A (en) Functional lockstep arrangement for redundant processors
US4785453A (en) High level self-checking intelligent I/O controller
JPH07129426A (ja) 障害処理方式
US20040010789A1 (en) Fault-tolerant computer system, re-synchronization method thereof and re-synchronization program thereof
US5572620A (en) Fault-tolerant voter system for output data from a plurality of non-synchronized redundant processors
JPH0773059A (ja) フォールトトレラント型コンピュータシステム
JPH0792764B2 (ja) マイクロプロセッサ
JP2003248598A (ja) マイクロコントローラ及びマイクロコントローラの故障検出方法
CA2435001C (en) Fault-tolerant computer system, re-synchronization method thereof and re-synchronization program thereof
JPH0481936A (ja) 複数cpu間の同期制御方式
JP3415636B2 (ja) プロセッサ装置
JPH086800A (ja) データ処理装置及びマイクロプロセッサ
JPS5855535B2 (ja) 車両用マルチコンピユ−タ装置
JPH1166020A (ja) マイクロコンピュータの異常検出回路
JPS5983438A (ja) プログラム異常検出方式
JPS6310467B2 (ja)
JP3055249B2 (ja) プロセッサのデバッグ方式
JP3110177B2 (ja) 2重化計算機システム
JP3081234B2 (ja) Cpuボードのチェック方法
JPS6051141B2 (ja) プログラム暴走検出方式
JPS6033474Y2 (ja) コンピュ−タ異常検出回路