JPS6310467B2 - - Google Patents
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- Publication number
- JPS6310467B2 JPS6310467B2 JP58004238A JP423883A JPS6310467B2 JP S6310467 B2 JPS6310467 B2 JP S6310467B2 JP 58004238 A JP58004238 A JP 58004238A JP 423883 A JP423883 A JP 423883A JP S6310467 B2 JPS6310467 B2 JP S6310467B2
- Authority
- JP
- Japan
- Prior art keywords
- timer
- cpu
- interrupt
- circuit
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000012545 processing Methods 0.000 claims description 27
- 238000001994 activation Methods 0.000 claims description 18
- 230000004913 activation Effects 0.000 claims description 16
- 238000000034 method Methods 0.000 claims description 15
- 238000012544 monitoring process Methods 0.000 claims description 7
- 230000000737 periodic effect Effects 0.000 claims description 7
- 238000001514 detection method Methods 0.000 claims description 3
- 238000012790 confirmation Methods 0.000 claims description 2
- 230000009977 dual effect Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 2
- 102100024061 Integrator complex subunit 1 Human genes 0.000 description 1
- 101710092857 Integrator complex subunit 1 Proteins 0.000 description 1
- 230000005856 abnormality Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/1629—Error detection by comparing the output of redundant processing systems
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Hardware Redundancy (AREA)
- Multi Processors (AREA)
Description
【発明の詳細な説明】
本発明は、２組のマイクロプロセツサ（以下
CPUと記す）を用いCPUの処理動作の不一致を
故障とする処理装置の故障検出方法に関するもの
である。
CPUと記す）を用いCPUの処理動作の不一致を
故障とする処理装置の故障検出方法に関するもの
である。
安全が要求される保安装置に処理装置を導入す
るにさいしては、処理装置の故障を極めて高い確
率で発見するとともに、保安装置を安全と定めら
れた状態に安定させるフエイルセイフ性が必要と
されている。この処理装置の故障を速やかにかつ
確実に発見する方法としては幾つかの方法が提案
されている。この代表的な方法として、２組の
CPUをクロツク同期で動作させ、両CPUのバス
回路をクロツクレベルで高速比較することにより
故障を発見しようとするものがあるが、この方法
では10数本以上で構成されるバス回路を並列にか
つ高速に動作の不一致を発見するためのバス比較
回路が必要であり、さらに、この回路自身が故障
した場合でも前記フエイルセイフ性を得る必要が
あるため、この回路に非対象性を持つたフエイル
セイフな論理素子を用いて構成している。したが
つて、この比較回路の構成部品点数が多くなるほ
か、特殊な非対象性を持つた部品が高価であるこ
となどから、信頼性と経済性の面で難点とされて
いた。一方、完全同期式のため、コモンモードノ
イズにより２組のCPUが同時に同じような誤り
を起した場合には安全性が保証し得ないというこ
とから２組のCPUを電気的かつ物理的に分離す
るとともに電磁しやへいするなどの構造設計が必
要とされるので経済性を損なう欠点を有してい
る。
るにさいしては、処理装置の故障を極めて高い確
率で発見するとともに、保安装置を安全と定めら
れた状態に安定させるフエイルセイフ性が必要と
されている。この処理装置の故障を速やかにかつ
確実に発見する方法としては幾つかの方法が提案
されている。この代表的な方法として、２組の
CPUをクロツク同期で動作させ、両CPUのバス
回路をクロツクレベルで高速比較することにより
故障を発見しようとするものがあるが、この方法
では10数本以上で構成されるバス回路を並列にか
つ高速に動作の不一致を発見するためのバス比較
回路が必要であり、さらに、この回路自身が故障
した場合でも前記フエイルセイフ性を得る必要が
あるため、この回路に非対象性を持つたフエイル
セイフな論理素子を用いて構成している。したが
つて、この比較回路の構成部品点数が多くなるほ
か、特殊な非対象性を持つた部品が高価であるこ
となどから、信頼性と経済性の面で難点とされて
いた。一方、完全同期式のため、コモンモードノ
イズにより２組のCPUが同時に同じような誤り
を起した場合には安全性が保証し得ないというこ
とから２組のCPUを電気的かつ物理的に分離す
るとともに電磁しやへいするなどの構造設計が必
要とされるので経済性を損なう欠点を有してい
る。
本発明は、上述の欠点を改善するためになされ
たもので、汎用の比較回路部品を用い、２組の
CPUにより相互に比較監視する方法により極め
て少ない部品点数で経済的にフエイルセイフ性を
得るための二重系処理装置の相互比較故障検出方
法を提供するものである。
たもので、汎用の比較回路部品を用い、２組の
CPUにより相互に比較監視する方法により極め
て少ない部品点数で経済的にフエイルセイフ性を
得るための二重系処理装置の相互比較故障検出方
法を提供するものである。
以下本発明の実施例を図に従つて説明する。
第１図は、本発明の方法を実施するための二重
系処理装置の回路構成を示すブロツク図で、タイ
マ３のタイムアツプ出力をCPU１の割込回路
INT0とCPU２の割込回路INT1へ、またタイマ
４のタイムアツプ出力をCPU１の割込回路
UNT1とCPU２の割込回路UNT0へそれぞれ接続
し、CPUがタイマを制御できるようにCPU１と
タイマ３およびCPU２とタイマ４をそれぞれ接
続し、両CPU１，２から故障を検出するための
出力データ回路を比較回路５に接続するととも
に、該比較回路５の出力を両CPU１，２に入力
する回路を接続することにより構成する。
系処理装置の回路構成を示すブロツク図で、タイ
マ３のタイムアツプ出力をCPU１の割込回路
INT0とCPU２の割込回路INT1へ、またタイマ
４のタイムアツプ出力をCPU１の割込回路
UNT1とCPU２の割込回路UNT0へそれぞれ接続
し、CPUがタイマを制御できるようにCPU１と
タイマ３およびCPU２とタイマ４をそれぞれ接
続し、両CPU１，２から故障を検出するための
出力データ回路を比較回路５に接続するととも
に、該比較回路５の出力を両CPU１，２に入力
する回路を接続することにより構成する。
第２図は、第１図の具体的な実施例の正常時に
おける動作を説明するためのものである。
おける動作を説明するためのものである。
第１図および第２図において、CPU１，２内
の同じ主要機能を有したプログラムが同期起動さ
れると、初期動作として両CPU１，２から同一
の比較データD0を比較回路５に出力した後、
CPU１は周期時隔値Tsをタイマ３にプリセツト
起動する。またCPU２は周期時隔値Tsよりやや
長い監視時隔値Tnをタイマ４にプリセツト起動
するとともに、両CPU１，２は即処理を開始し、
タイマ３がタイムアツプする前に該処理を中断し
て待機する。やがてタイマ３がタイムアツプする
と、CPU１は割込回路INT0からの割込起動によ
り前記処理より得られたデータあるいはあらかじ
め定められた該当処理フロー番号などの比較デー
タD1を比較回路５に出力した後に監視時隔値Tn
をタイム３にプリセツト起動する。一方CPU２
は、割込回路INT1からの割込起動によりタイマ
４の計数値を入力し、該計数値が０〜（Tn―Ts）
の範囲内にあればタイマ３は正常と判断して周期
時隔値Tsをタイマ４にプリセツト起動するとと
もに両CPU１，２は処理を再開し、タイマ４が
タイムアツプする前に処理を中断して待機する。
やがてタイマ４がタイムアツプすると、CPU２
は割込回路INT0からの割込起動により前回の割
込起動処理で得られたデータあるいはあらかじめ
定められた該当処理フロー番号などの比較データ
D1を比較回路５に出力した後、監視時隔値Tnを
タイマ４にプリセツト起動する。一方CPU１は
割込回路INT1からの割込起動によりタイマ３の
計数値を入力し、該計数値が０〜（Tn―Ts）の
範囲内にあればタイマ４は正常と判断して周期時
隔値Tsをタイマ３にプリセツト起動するととも
に両CPU１，２は処理を再開する。このような
動作をくり返すことにより比較回路５からの比較
結果の出力がタイマ３からの割込起動からタイマ
４の割込起動までは不一致、タイマ４の割込起動
からタイマ３の割込起動までは一致となり周期時
隔値Tsの２倍を１サイクルとした交番信号とな
る。
の同じ主要機能を有したプログラムが同期起動さ
れると、初期動作として両CPU１，２から同一
の比較データD0を比較回路５に出力した後、
CPU１は周期時隔値Tsをタイマ３にプリセツト
起動する。またCPU２は周期時隔値Tsよりやや
長い監視時隔値Tnをタイマ４にプリセツト起動
するとともに、両CPU１，２は即処理を開始し、
タイマ３がタイムアツプする前に該処理を中断し
て待機する。やがてタイマ３がタイムアツプする
と、CPU１は割込回路INT0からの割込起動によ
り前記処理より得られたデータあるいはあらかじ
め定められた該当処理フロー番号などの比較デー
タD1を比較回路５に出力した後に監視時隔値Tn
をタイム３にプリセツト起動する。一方CPU２
は、割込回路INT1からの割込起動によりタイマ
４の計数値を入力し、該計数値が０〜（Tn―Ts）
の範囲内にあればタイマ３は正常と判断して周期
時隔値Tsをタイマ４にプリセツト起動するとと
もに両CPU１，２は処理を再開し、タイマ４が
タイムアツプする前に処理を中断して待機する。
やがてタイマ４がタイムアツプすると、CPU２
は割込回路INT0からの割込起動により前回の割
込起動処理で得られたデータあるいはあらかじめ
定められた該当処理フロー番号などの比較データ
D1を比較回路５に出力した後、監視時隔値Tnを
タイマ４にプリセツト起動する。一方CPU１は
割込回路INT1からの割込起動によりタイマ３の
計数値を入力し、該計数値が０〜（Tn―Ts）の
範囲内にあればタイマ４は正常と判断して周期時
隔値Tsをタイマ３にプリセツト起動するととも
に両CPU１，２は処理を再開する。このような
動作をくり返すことにより比較回路５からの比較
結果の出力がタイマ３からの割込起動からタイマ
４の割込起動までは不一致、タイマ４の割込起動
からタイマ３の割込起動までは一致となり周期時
隔値Tsの２倍を１サイクルとした交番信号とな
る。
また比較回路５の出力を両CPU１，２が入力
し、比較データの出力の前後における一致、不一
致を確認して、この確認が得られない場合には、
CPU１，２はそれぞれ相手方のCPUあるいは比
較回路を故障と判断し、また前記タイマの計数値
が定められた範囲外であつた場合には、それぞれ
相手方のCPUあるいはタイマを故障と判断して
該CPUの動作を停止し、前記交番信号の出力を
停止させることにより、該交番信号出力周期の異
常も含め二重系処理装置の故障を確実に検出し出
力することができる。
し、比較データの出力の前後における一致、不一
致を確認して、この確認が得られない場合には、
CPU１，２はそれぞれ相手方のCPUあるいは比
較回路を故障と判断し、また前記タイマの計数値
が定められた範囲外であつた場合には、それぞれ
相手方のCPUあるいはタイマを故障と判断して
該CPUの動作を停止し、前記交番信号の出力を
停止させることにより、該交番信号出力周期の異
常も含め二重系処理装置の故障を確実に検出し出
力することができる。
本発明の故障検出方法によれば、両CPU１，
２は独立したクロツクによる動作と割込起動時の
処理が該INT0とINT1では異なるため引続く処理
に時間的なずれが生じ、コモンモードノイズによ
り誤り動作が発生しても両CPU１，２が全く同
じような誤動作をすることはなく、上述の比較回
路５で容易に検出することができる。
２は独立したクロツクによる動作と割込起動時の
処理が該INT0とINT1では異なるため引続く処理
に時間的なずれが生じ、コモンモードノイズによ
り誤り動作が発生しても両CPU１，２が全く同
じような誤動作をすることはなく、上述の比較回
路５で容易に検出することができる。
したがつて極めて少ない汎用電子部品を用いて
容易にフエイルセイフな二重系処理装置を構成す
ることができるため、本発明の方法を用いて保安
装置を構成することにより、装置の小形化と低価
格化および信頼性の向上などが可能となる。
容易にフエイルセイフな二重系処理装置を構成す
ることができるため、本発明の方法を用いて保安
装置を構成することにより、装置の小形化と低価
格化および信頼性の向上などが可能となる。
第１図は、本発明の方法を実施するための回路
構成を示すブロツク図、第２図は、第１図の回路
構成における動作を説明するためのタイムチヤー
トを示す。 １，２…CPU、３，４…タイマ、５…比較回
路。
構成を示すブロツク図、第２図は、第１図の回路
構成における動作を説明するためのタイムチヤー
トを示す。 １，２…CPU、３，４…タイマ、５…比較回
路。
Claims (1)
- １ ２組のマイクロプロセツサ（以下CPUと記
す）により構成され、CPU処理動作の不一致を
故障とする処理装置の故障検出方法において、第
１のタイマのタイムアツプ出力を第１のCPUの
割込回路INT0と第２のCPUの割込回路INT1へ、
また第２のタイマのタイムアツプ出力を第１の
CPUの割込回路INT1と第２のCPUの割込回路
INT0へそれぞれ接続し、第１のタイマとCPUお
よび第２のタイマとCPUをそれぞれ接続すると
ともに、両CPUの出力データ回路を比較回路に
接続し、該比較回路の出力を両CPUに入力する
回路を接続することにより二重系処理装置を構成
し、前記両CPUを同期起動し、初期動作として
両CPUより同一比較データを比較回路に出した
後、第１のCPUが第１のタイマを周期時隔値Ts
により起動し、第２のCPUが第２のタイマを該
周期時隔値Tsよりやや長い監視時隔値Tnにより
起動するとともに、両CPUは処理を開始して第
１のタイマがタイムアツプする前にそれぞれの処
理を中断して待機し、タイムアツプとともに第１
のCPUは割込回路INT0からの割込起動により前
記処理より得られたデータあるいはあらかじめ定
められた該当処理のフロー番号などの比較データ
を比較回路へ出力した後に、監視時隔値Tnで第
１のタイマを起動し、第２のCPUは割込回路
INT1からの割込起動により第２のタイマの計数
値を入力して定められた数値の範囲内であれば第
１のタイマは正常と判断して周期時隔値Tsで第
２のタイマを起動するとともに、両CPUは処理
を再開して第２のタイマがタイムアツプする前に
それぞれの処理を中断して待機し、タイムアツプ
とともに第２のCPUは割込回路INT0からの割込
起動により前回の割込起動処理で得られたデータ
あるいは該当処理のフロー番号などの比較データ
を比較回路へ出力した後に、監視時隔値Tnで第
２のタイマを起動し、第１のCPUは割込回路
INT1からの割込起動により第１のタイマの計数
値を入力して定められた数値の範囲内であれば第
２のタイマは正常であると判断して周期時隔値
Tsで第１のタイマを起動するとともに両CPUは
処理を再開する動作をくり返すことにより、該比
較回路からの出力が第１のタイマからのCPU割
込起動から第２のタイマからの割込起動までは不
一致、第２のタイマからの割込起動から第１のタ
イマの割込起動までは一致となり、上記正常動作
が周期時隔値Tsの２倍を１サイクルとした交番
信号として出力され、また該比較回路の出力を両
CPUが入力し、比較データの出力前後における
一致、不一致を確認して、この確認が得られない
場合には、それぞれ相手のCPUあるいは比較回
路を故障と判断し、また前記タイマ計数値が定め
られた数値の範囲外であつた場合には、それぞれ
相手方のCPUあるいはタイマを故障と判断して
該CPUの動作を停止させ、前記交番信号出力を
停止することにより故障出力することを特徴とし
た二重系処理装置の相互比較故障検出方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58004238A JPS59132058A (ja) | 1983-01-17 | 1983-01-17 | 二重系処理装置の相互比較故障検出方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58004238A JPS59132058A (ja) | 1983-01-17 | 1983-01-17 | 二重系処理装置の相互比較故障検出方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59132058A JPS59132058A (ja) | 1984-07-30 |
| JPS6310467B2 true JPS6310467B2 (ja) | 1988-03-07 |
Family
ID=11578965
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58004238A Granted JPS59132058A (ja) | 1983-01-17 | 1983-01-17 | 二重系処理装置の相互比較故障検出方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59132058A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2577474B2 (ja) * | 1989-07-31 | 1997-01-29 | 株式会社東芝 | 照合２重化プログラム制御方式 |
-
1983
- 1983-01-17 JP JP58004238A patent/JPS59132058A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59132058A (ja) | 1984-07-30 |
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