JPH08206Y2 - 並列多重電子連動装置 - Google Patents

Description

【考案の詳細な説明】 「産業上の利用分野」 本考案は、複数の同一仕様の連動制御部を組み合わ
せ、相互補完して動作する並列多重電子連動装置に関す
る。

「従来の技術」 信号機や転てつ機などを含む軌道上において、車両が
安全に運行されるためには、これ等信号機や転てつ機な
どの制御ならびに操作に一定の順序と制限を加えるため
の装置として電子連動装置がある。

信頼性とフェイルセーフ性を確保するため、連動装置
を多重にして相互補完して動作させることが行なわれて
おり、補完動作をさせることから、従来の並列多重電子
連動装置では、データ処理のための同期信号出力部を別
に設置して、同期信号は単系とするか、ノイズ対策や二
重化のための多くのゲートを用いて二重系とするものが
一般的であった。

「考案が解決しようとする課題」 しかしながら、このような従来の並列多重電子連動装
置では、同期信号作成のため多くのハード素子を要し、
二重系としたものにおいては、ノイズ対策や二重化によ
るバザード対策などのためにさらに多数のハード素子が
使用されており、各ハード素子の信頼度の集積となるの
で、せっかく二重系としてもシステムの信頼性が制約さ
れるという問題点があった。

本考案は、このような従来の技術における問題点に着
目してなされたもので、システムの信頼性を制約するハ
ード素子を最小限にとどめ、安価で高い信頼性を有する
並列多重電子連動装置を提供することを目的としてい
る。

「課題を解決するための手段」 かかる目的を達成するための本考案の要旨とするとこ
ろは、 連動制御部（20,30）と、該連動制御部（20,30）に備
えられたCPU（1,2）、ウオッチドッグタイマ用リレー
（WDT1,2）と、システム周期設定用のタイマ（25,35）
と、を備えて成り、 前記各連動制御部（20,30）は、複数の同一仕様のも
のを組み合わせ、いずれか一方が主系となるとともに他
方が従系となって相互補完して動作するよう構成され、 前記各連動制御部（20,30）に備えられたCPU（1,2）
は、いずれも共通のプログラムで動作するよう対をなし
ていて、該対をなすCPU（1,2）が同一の動作をしなかっ
た時は異常判断出力を発するものであり、 前記ウオッチドッグタイマ用リレー（WDT1,2）は、前
記対をなすCPU（1,2）による異常判断出力により動作す
るものであり、 前記タイマ（25,35）は、毎システム周期に再セット
されるものであって、各連動制御部（20,30）の対をな
すCPU（1,2）に当該連動制御部（20,30）のシステム周
期を出力するようそれぞれに付設されるとともに、従系
が主系のシステム周期に同調して再セット可能なよう、
相互に各タイマ（25,35）の出力が相互に他方の連動制
御部（20,30）の対をなすCPU（1,2）に接続してあるこ
とを特徴とする並列多重電子連動装置に存する。

「作用」 各連動制御部（20,30）では、共通のプログラムで動
作するよう対をなすCPU（1,2）が常時異常判断をしてお
り、異常が検出されて異常判断出力がなされるとウオッ
チドッグタイマ用リレー（WDT1,2）が動作して当該制御
部が機能しないようにする。

各連動制御部（20,30）相互は、それぞれの対をなすC
PU（1,2）間で再セット可能なタイマ（25,35）により同
期を図っている。

各連動制御部（20,30）はあらかじめ設定されたシス
テム周期で立ち上がり、そのあと、主系は自己のタイマ
（25,35）のオンでシステム周期の初めを知りタイマ（2
5,35）を再セットする。

従系では、主系のタイマ（25,35）のオンを対をなすC
PU（1,2）への情報で知り、それに時期を合わせて主系
と同様にシステム同期の初めとする。同時に、従来は再
セット可能なタイマ（25,35）を再セットする。

このように相互にタイマ（25,35）のオン条件を入出
力し、再セットすることにより各制御系のクロック信号
の微差が増幅されることなく同期が保たれる。

「実施例」 以下、図面に基づき本考案の一実施例を説明する。

並列多重電子連動装置10は、第１図に示すように、同等
の構成を有する第１の連動制御部20と第２の連動制御部
30とを並列に設けて成る。以下、便宜上第１の連動制御
部20を主系、第２の連動制御部30を従系とする。

各連動制御部20,30の制御部21,31はそれぞれワンチッ
プCPU1,CPU2を有して構成されており、各CPU1,CPU2は同
一のプログラムによって同一の動作をなすよう設定され
ている。

そして、第１の連動制御部20,第２の連動制御部30の
それぞれにおいて、各CPU間の何らかの不一致信号が所
定時間以上のとき、システム不良として検出するための
ウオッチドッグタイマ用リレーWDT1,WDT2が設けられて
いる。

第１の連動制御部20の制御部21と第２の連動制御部30
の制御部31には、手動切換スイッチ11を前に置いた切換
回路12が接続されている。切換回路12は、ウオッチドッ
グタイマ用リレーWDT1,WDT2の接点が接離を逆にして連
動するように構成されている。

第１の連動制御部20の制御部21には、光電変換部22を
介して制御出力用の共通回線23と表示用の共通回線24と
が接続している。同様に第２の連動制御部30の制御部31
には、光電変換部32を介して制御出力用の共通回線33と
表示用の共通回線34とが接続している。

切換回路12からの出力は第１の連動制御部20の光電変
換部22および第２の連動制御部30の光電変換部32に入力
され、切換回路12の状態により光電変換部22,32が一方
の連動制御部のみを機能させ、他方の制御部は出力をカ
ットされるようになっている。

第１の連動制御部20の制御出力用の共通回線23,表示
用の共通回線24と、第２の連動制御部30の制御出力用の
共通回線33,表示用の共通回線34とは並行に延び、その
先に機器制御端末ET1,ET2が接続されている。機器制御
端末ET1,ET2には図示省略した信号機，転てつ機，起動
回路等の機器が接続されており、機器制御端末ET1,ET2
は、それらに第１の連動制御部20,第２の連動制御部30
からの指示を伝達するとともに、機器の情報を収集する
ものである。

第１の連動制御部20の制御部21と第２の連動制御部30の
制御部31には、それ ぞれ再セット可能なタイマ25,35
が付設されており、再セット可能なタイマ25,35は制御
部21,31の動作周期を設定するもので、同期用リンク回
線26,36が相互に制御部21,31に接続されている。

再セット可能なタイマ25,35はプログラマブルタイマ
あるいはタイマを内蔵したワンチップCPU等で構成され
る。

次に作用を説明する。

機器の情報は機器制御端末ET1,ET2から表示用の共通
回線24,34を通って両連動制御部20,30に並列に入力さ
れ、この情報を前提として制御部21,31は同期してデー
タ処理を行ない、制御出力用の共通回線23,33から機器
制御端末ET1,ET2に指示情報が送出される。

ただし、従系である第２の連動制御部30の出力はカッ
トされているので、機能するのは第１の連動制御部20の
出力である。第２の連動制御部30は第１の連動制御部30
と同等に機器制御端末ET1,ET2からの情報を受け等価に
動作して異常に備えている。

第１の連動制御部20の制御部21で何らかの異常が検出
され、ウオッチドッグタイマ用リレーWDT1が動作する
と、切換回路12により切り換わり、第２の連動制御部30
が機能するようになる。必要により手動切換スイッチ11
で強制的に切換をすることもできる。また、第２の連動
制御部30の異常が生じたときは切換はなされず、故障判
断がなされて修理が行なわれる。

第１の連動制御部20,第２の連動制御部30の同期は次
のようにしてなされる。

立ち上げ時の動作は第２図に示されている。

ステップ１で自系が主系であるかどうか判断し、主系
の第１の連動制御部20であればステップ２でそのまま再
セット可能なタイマ25をタイマーセットし、従来の第２
の連動制御部30であれば、ステップ３で主系のタイマー
オン条件をみてタイマーセットし、主系と従系との立ち
上がり時の同期を取る。

立ち上がってから並列多重電子連動装置10の動作中、
再セット可能なタイマ25,35が単独に時刻を進めている
と、精度のよい水晶発振子でもクロックタイミングに差
が生じてきていつかは同期ずれを生じることになる。

そこで、第３図に示すように、主系が正常に作動して
いるときは、そのシステム同期を正として従系でタイマ
ー再セットを行ない、また、その他の要因も含めて主系
でも再セットを行なうことにより同期ずれを未然に防止
する。

動作中の同期処理は第４図に示されている。

ステップ５で主系か従系かを判断し、主系であればス
テップ６で自系のタイマーオンを確認し、ステップ７で
フォトカプラ等の遅れ時間を更生するために遅延時間を
置き、ステップ８で再セット可能なタイマ25を再セット
する。

ステップ６で自系のタイマーがオンになっていなかっ
た場合は、異常現象であって、ウオッチドッグタイマ用
リレーWDT1が動作することになる。

ステップ５で従系であった場合、ステップ９で自系の
タイマーオンを確認し、ステップ10で遅延時間を置き、
ステップ11で主系のタイマオンを確認し、ステップ８で
再セット可能なタイマ35を再セットする。

ステップ９で自系のタイマオンを確認するのは正常に
動作していることを確認するためであり、異常があれば
ウオッチドッグタイマ用リレーWDT2が動作することにな
る。

ステップ10で遅延時間を置くのは、主系の再セット可
能なタイマ25が故障した場合に永久ループに入るのを防
止するためである。すなわち、主系の再セット可能なタ
イマ25が故障すると、ウオッチドッグタイマ用リレーWD
T1が動作して従系が主系になるのであるが、ウオッチド
ッグタイマ用リレーWDT1の動作にはシステム周期の半分
程度の所定の時間がかかり、そのままでは周期が1.5倍
にもなるのでこれを防止するためである。

主系と従系とのいずれも正常であれば、ステップ12で
前記データ処理が行なわれる。

「考案の効果」 本考案に係る並列多重電子連動装置によれば、再セッ
ト可能なタイマを各連動制御部に設けて同期信号を交換
することにより連動制御部間の同期を取ることができる
ようにしたから、並列運転時は勿論、一方の連動制御部
の作動停止に際しても他方の動作の安定が保たれ、また
付加するハード構成部材は僅かであり、安価に製作でき
るとともに、ソフトウエアの変更も僅かであり、最小限
のコストアップで並列多重電子連動装置として欠くこと
のできない高い信頼性を確保することができる。

【図面の簡単な説明】

各図は本考案の一実施例を示しており、第１図は並列多
重電子連動装置のブロック図、第２図は立ち上がり時の
同期処理の動作流れ図、第３図はタイマー再セットの説
明図、第４図は動作中の同期処理の動作流れ図である。 10……並列多重電子連動装置 20……第１の連動制御部 30……第２の連動制御部 21,31……制御部 23,33……制御出力用の共通回線 24,34……表示用の共通回線 25,35……再セット可能なタイマ 26,36……同期用リンク回線 WDT1,WDT2……ウオッチドッグタイマ用リレー

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】連動制御部（20,30）と、該連動制御部（2
   0,30）に備えられたCPU（1,2）、ウオッチドッグタイマ
   用リレー（WDT1,2）と、システム周期設定用のタイマ
   （25,35）と、を備えて成り、 前記連動制御部（20,30）は、複数の同一仕様のものを
   組み合わせ、いずれか一方が主系となるとともに他方が
   従系となって相互補完して動作するよう構成され、 前記各連動制御部（20,30）に備えられたCPU（1,2）
   は、いずれも共通のプログラムで動作するよう対をなし
   ていて、該対をなすCPU（1,2）が同一の動作をしなかっ
   た時は異常判断出力を発するものであり、 前記ウオッチドッグタイマ用リレー（WDT1,2）は、前記
   対をなすCPU（1,2）による異常判断出力により動作する
   ものであり、 前記タイマ（25,35）は、毎システム周期に再セットさ
   れるものであって、各連動制御部（20,30）の対をなすC
   PU（1,2）に当該連動制御部（20,30）のシステム周期を
   出力するようそれぞれに付設されるとともに、従系が主
   系のシステム周期に同調して再セット可能なよう、相互
   に各タイマ（25,35）の出力が相互に他方の連動制御部
   （20,30）の対をなすCPU（1,2）に接続してあることを
   特徴とする並列多重電子連動装置。