JPH09114507A - プログラマブルロジックコントローラの二重化装置 - Google Patents
プログラマブルロジックコントローラの二重化装置Info
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- JPH09114507A JPH09114507A JP7296183A JP29618395A JPH09114507A JP H09114507 A JPH09114507 A JP H09114507A JP 7296183 A JP7296183 A JP 7296183A JP 29618395 A JP29618395 A JP 29618395A JP H09114507 A JPH09114507 A JP H09114507A
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- programmable logic
- circuit
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Abstract
(57)【要約】
【課題】ユーザプログラムの実行や実行結果の多数決判
定という機能の割り当てが限定しているため、前記PL
Cの1台ないし2台が故障等により不能となった場合
は、残りの装置で稼動を続けることが可能であっても、
多数決判定装置が不能となつた場合は稼動を続けること
ができなくなる恐れ等がある。 【解決手段】3台のPLC各々に電源を備え、3台のう
ち2台は、二重化の対象となるPLCとして限定し、2
体のどちらからでも、共通のI/O装置を直接制御可能
とし、3台のいずれもが多数決判定の対象となるPLC
とする。通常時は、予め決められた1台のPLCが多数
決判定の担当として自分のユーザプログラム実行結果と
他の2台のPLCのユーザプログラム実行結果に基いて
判定を行うが、障害発生時には、その状況に応じて多数
決判定の担当が切換わるよう構成したものである。
定という機能の割り当てが限定しているため、前記PL
Cの1台ないし2台が故障等により不能となった場合
は、残りの装置で稼動を続けることが可能であっても、
多数決判定装置が不能となつた場合は稼動を続けること
ができなくなる恐れ等がある。 【解決手段】3台のPLC各々に電源を備え、3台のう
ち2台は、二重化の対象となるPLCとして限定し、2
体のどちらからでも、共通のI/O装置を直接制御可能
とし、3台のいずれもが多数決判定の対象となるPLC
とする。通常時は、予め決められた1台のPLCが多数
決判定の担当として自分のユーザプログラム実行結果と
他の2台のPLCのユーザプログラム実行結果に基いて
判定を行うが、障害発生時には、その状況に応じて多数
決判定の担当が切換わるよう構成したものである。
Description
【0001】
【産業上の利用分野】本発明は、プログラマブルロック
コントローラ(以下PLCと呼称する)の二重装置に係
り、特に共通のI/O装置を制御対象とするPLCを二
重化し、高信頼性と高稼動率を有するシステムの実現に
寄与するものである。
コントローラ(以下PLCと呼称する)の二重装置に係
り、特に共通のI/O装置を制御対象とするPLCを二
重化し、高信頼性と高稼動率を有するシステムの実現に
寄与するものである。
【0002】
【従来の技術】従来より、システムコントローラとして
のPLCを高信頼化するために、複数のPLCに同一の
ユーザプログラムを実行させ、別の多数決判定装置が実
行結果の一致性を多数決により判定し、これに基き共通
のI/O装置に対して制御を行う例があり、電源につい
ても高信頼化するために複数の電源出力を並列にして前
記複数のPLCおよび多数決判定装置に供給する例があ
る。
のPLCを高信頼化するために、複数のPLCに同一の
ユーザプログラムを実行させ、別の多数決判定装置が実
行結果の一致性を多数決により判定し、これに基き共通
のI/O装置に対して制御を行う例があり、電源につい
ても高信頼化するために複数の電源出力を並列にして前
記複数のPLCおよび多数決判定装置に供給する例があ
る。
【0003】
【発明が解決しようとする課題】複数のPLCに同一の
ユーザプログラムを実行させ、別の多数決判定装置が実
行結果を判定し、I/O装置を制御する例では、ユーザ
プログラムの実行や実行結果の多数決判定という機能の
割り当てが限定しているため、前記PLCの1台ないし
2台が故障等により不能となった場合は、残りの装置で
稼動を続けることが可能であっても、多数決判定装置が
不能となつた場合は稼動を続けることができなくなる恐
れがある。また電源の出力を並列にして信頼性を高めて
も、前記複数のPLCおよび多数決判定装置を一緒にし
て、電力を供給する例では、電源そのものに供給する交
流電力が不良の場合に、全ての機能が不能となる可能性
が高い。
ユーザプログラムを実行させ、別の多数決判定装置が実
行結果を判定し、I/O装置を制御する例では、ユーザ
プログラムの実行や実行結果の多数決判定という機能の
割り当てが限定しているため、前記PLCの1台ないし
2台が故障等により不能となった場合は、残りの装置で
稼動を続けることが可能であっても、多数決判定装置が
不能となつた場合は稼動を続けることができなくなる恐
れがある。また電源の出力を並列にして信頼性を高めて
も、前記複数のPLCおよび多数決判定装置を一緒にし
て、電力を供給する例では、電源そのものに供給する交
流電力が不良の場合に、全ての機能が不能となる可能性
が高い。
【0004】
【課題を解決するための手段】前述の問題点を解決する
ため、3台のPLC各々に電源を備え、3台のうち2台
は、二重化の対象となるPLCとして限定し、2体のど
ちらからでも、共通のI/O装置を直接制御可能とし、
3台のいずれもが多数決判定の対象となるPLCとす
る。通常時は、予め決められた1台のPLCが多数決判
定の担当として自分のユーザプログラム実行結果と他の
2台のPLCのユーザプログラム実行結果に基いて判定
を行うが、障害発生時には、その状況に応じて多数決判
定の担当が切換わるようにする。
ため、3台のPLC各々に電源を備え、3台のうち2台
は、二重化の対象となるPLCとして限定し、2体のど
ちらからでも、共通のI/O装置を直接制御可能とし、
3台のいずれもが多数決判定の対象となるPLCとす
る。通常時は、予め決められた1台のPLCが多数決判
定の担当として自分のユーザプログラム実行結果と他の
2台のPLCのユーザプログラム実行結果に基いて判定
を行うが、障害発生時には、その状況に応じて多数決判
定の担当が切換わるようにする。
【0005】上述の目的を達成するため、本発明に係る
PLCの二重化装置は、通信モジュールと、I/Oイン
ターフェイスと、電源とを備えた二重化の対象となる2
台のPLC1,2と、通信モジュールと、電源とを備
え、前記2台のPLCと共に多数決判定の対象となるP
LC3と、I/Oインターフェイスと電源とを備えたI
/O装置と、前記3台のPLC1,2,3の通信モジュ
ールを環状に接続する二線構造の光伝送路6と、前記二
重化の対象となる2台のPLC1,2のI/Oインター
フェイスの間に、前記I/O装置4のI/Oインターフ
ェイスを挿入するように接続するI/Oバスとによって
構成される。
PLCの二重化装置は、通信モジュールと、I/Oイン
ターフェイスと、電源とを備えた二重化の対象となる2
台のPLC1,2と、通信モジュールと、電源とを備
え、前記2台のPLCと共に多数決判定の対象となるP
LC3と、I/Oインターフェイスと電源とを備えたI
/O装置と、前記3台のPLC1,2,3の通信モジュ
ールを環状に接続する二線構造の光伝送路6と、前記二
重化の対象となる2台のPLC1,2のI/Oインター
フェイスの間に、前記I/O装置4のI/Oインターフ
ェイスを挿入するように接続するI/Oバスとによって
構成される。
【0006】3台のPLC1,2,3は光伝送路による
3局二重系の通信手段を確立し、通常のデータのやりと
りを行う他、相互監視により障害発生時の解列処理や障
害復旧時の複列処理を行うことができ、PLC1または
2のどちらからでもI/O装置4の直列制御を行うこと
ができることから、前述の目的を達成することができ
る。
3局二重系の通信手段を確立し、通常のデータのやりと
りを行う他、相互監視により障害発生時の解列処理や障
害復旧時の複列処理を行うことができ、PLC1または
2のどちらからでもI/O装置4の直列制御を行うこと
ができることから、前述の目的を達成することができ
る。
【0007】尚、前記I/O装置4は、複数のI/O装
置と前記I/Oバスとによって増設できることと、PL
C1または2のどちらからでも直接制御を行うことがで
きるために、各々のPLC1および2のI/Oインター
フェイスにはPLCによるI/O装置の制御権を調停お
よび監視する回路を設け、PLC異常の際に、自動的に
正常なPLCに制御権を譲渡することと、I/O装置4
のI/Oインターフェイスには、各々のPLCの制御側
を判別する方向判別回路と、自己のI/O装置に設定さ
れている識別番号(以降IDという)と自己の動作可能
状態とを符号化したデータを制御側のPLCに出力する
回路とを設ける。各々のPLC1および2のI/Oイン
ターフェイスには、前記データの有効性と許容台数超の
I/O装置4が接続されているかどうかを判定し、判定
情報を前記データに付加する判定回路を設け、制御側の
PLCがI/O装置の設定と状態を予めチェックできる
ようにしたことにある。
置と前記I/Oバスとによって増設できることと、PL
C1または2のどちらからでも直接制御を行うことがで
きるために、各々のPLC1および2のI/Oインター
フェイスにはPLCによるI/O装置の制御権を調停お
よび監視する回路を設け、PLC異常の際に、自動的に
正常なPLCに制御権を譲渡することと、I/O装置4
のI/Oインターフェイスには、各々のPLCの制御側
を判別する方向判別回路と、自己のI/O装置に設定さ
れている識別番号(以降IDという)と自己の動作可能
状態とを符号化したデータを制御側のPLCに出力する
回路とを設ける。各々のPLC1および2のI/Oイン
ターフェイスには、前記データの有効性と許容台数超の
I/O装置4が接続されているかどうかを判定し、判定
情報を前記データに付加する判定回路を設け、制御側の
PLCがI/O装置の設定と状態を予めチェックできる
ようにしたことにある。
【0008】
【作用】その作用は下記のごとくである。3台のPLC
1,2,3の通信モジュールと、光伝送路6とによる環
状構成は、3局二重系の通信手段を確立し、常時相互監
視を行い、障害発生時の解列処理や障害複旧時の複列処
理を行うことがてきることから、PLC1,2,3の運
転局、監視局としての役割分担を動的に切換えることが
できる。ユーザプログラムの実行の際は、運転局によ
り、I/O装置4から入力データを収集し、他の監視局
に送付し、3台で同期してユーザプログラムを実行し、
運転局が実行結果を収集し、多数決判定を行って、判定
により出力データをPLC1または2よりI/O装置4
に出力する。
1,2,3の通信モジュールと、光伝送路6とによる環
状構成は、3局二重系の通信手段を確立し、常時相互監
視を行い、障害発生時の解列処理や障害複旧時の複列処
理を行うことがてきることから、PLC1,2,3の運
転局、監視局としての役割分担を動的に切換えることが
できる。ユーザプログラムの実行の際は、運転局によ
り、I/O装置4から入力データを収集し、他の監視局
に送付し、3台で同期してユーザプログラムを実行し、
運転局が実行結果を収集し、多数決判定を行って、判定
により出力データをPLC1または2よりI/O装置4
に出力する。
【0009】PLC1,2のI/Oインターフェイス
は、ユーザプログラムの実行に先立って、PLC1また
は2のI/O装置制御権を調停して、一方のPLCの制
御権を許可として、他方は禁止とすると共に、自他を監
視し、制御権を得ているPLCが異常の際は、これを検
出して他方のPLCに自動的に譲渡する。I/O装置4
のI/Oインターフェイスは、I/O装置制御権を得た
PLCインターフェイスがどちらのI/Oバス5に接続
されているかを方向判別回路で判別し、自己のI/O装
置に設定されているIDと自己の動作可能状態とを符号
化したデータを、前記方向判別回路の判別によりI/O
装置制御権を得ているPLC側のI/Oバスに周期的に
出力する。
は、ユーザプログラムの実行に先立って、PLC1また
は2のI/O装置制御権を調停して、一方のPLCの制
御権を許可として、他方は禁止とすると共に、自他を監
視し、制御権を得ているPLCが異常の際は、これを検
出して他方のPLCに自動的に譲渡する。I/O装置4
のI/Oインターフェイスは、I/O装置制御権を得た
PLCインターフェイスがどちらのI/Oバス5に接続
されているかを方向判別回路で判別し、自己のI/O装
置に設定されているIDと自己の動作可能状態とを符号
化したデータを、前記方向判別回路の判別によりI/O
装置制御権を得ているPLC側のI/Oバスに周期的に
出力する。
【0010】一方I/O装置制御権を得ているPLCの
I/Oインターフェイスは、前記データを入力し、判定
回路によってデータが有効であるかどうか、有効であっ
ても、許容接続台数を越えるI/O装置があるかどうか
を判定した判定情報を前記データに付加する。I/O装
置制御権を得ているPLCは、前記データをチェック
し、I/O装置の設定と状態から、I/O装置の制御上
支障がないか、ユーザプログラムのI/O割付情報との
整合性がとれているかを確認し、問題がなければユーザ
プログラムの実行を行ってよく、問題があれば、I/O
装置制御権をもう一方のPLCに譲渡して、再確認する
余地がある。尚、I/O装置制御権の譲渡は、PLCの
システムプログラムで常時行え、権利を得ている間は、
前記データが自動的に得られるので、常時監視すること
も可能である。また、PLC1または2のどちらか一方
およびPLC3の電力が供給されていなくても、I/O
装置4の制御に支障のないことはもちろんである。
I/Oインターフェイスは、前記データを入力し、判定
回路によってデータが有効であるかどうか、有効であっ
ても、許容接続台数を越えるI/O装置があるかどうか
を判定した判定情報を前記データに付加する。I/O装
置制御権を得ているPLCは、前記データをチェック
し、I/O装置の設定と状態から、I/O装置の制御上
支障がないか、ユーザプログラムのI/O割付情報との
整合性がとれているかを確認し、問題がなければユーザ
プログラムの実行を行ってよく、問題があれば、I/O
装置制御権をもう一方のPLCに譲渡して、再確認する
余地がある。尚、I/O装置制御権の譲渡は、PLCの
システムプログラムで常時行え、権利を得ている間は、
前記データが自動的に得られるので、常時監視すること
も可能である。また、PLC1または2のどちらか一方
およびPLC3の電力が供給されていなくても、I/O
装置4の制御に支障のないことはもちろんである。
【0011】
【実施例】図1は本発明の一実施例のPLCを二重化す
る装置の最小構成を示すブロック図である。図1におい
て、PLC1および2は二重化の対象となり、尚且つI
/O装置4の制御機能を有するPLCで、各々中央演算
処理を行うCPU11または21と、他のPLCと通信モジ
ュール12または22と後述のI/O装置4を制御するため
のI/Oインターフェイス13または23と、電源14または
24とで構成され、並列バスにより、バックプレーン15ま
たは25を経由して結合される。PLC3は、前記PLC
1およびPLC2と共に、多数決判定の対象となるPL
Cで、CPU31と、通信モジュール32と、電源33とで構
成され、並列バスにより、バックプレーン34を経由して
結合される。尚、PLC1,2,3,を構成するCP
U、通信モジュール、I/Oインターフェイス、電源お
よびバックプレーンはいずれも同じである。
る装置の最小構成を示すブロック図である。図1におい
て、PLC1および2は二重化の対象となり、尚且つI
/O装置4の制御機能を有するPLCで、各々中央演算
処理を行うCPU11または21と、他のPLCと通信モジ
ュール12または22と後述のI/O装置4を制御するため
のI/Oインターフェイス13または23と、電源14または
24とで構成され、並列バスにより、バックプレーン15ま
たは25を経由して結合される。PLC3は、前記PLC
1およびPLC2と共に、多数決判定の対象となるPL
Cで、CPU31と、通信モジュール32と、電源33とで構
成され、並列バスにより、バックプレーン34を経由して
結合される。尚、PLC1,2,3,を構成するCP
U、通信モジュール、I/Oインターフェイス、電源お
よびバックプレーンはいずれも同じである。
【0012】前記PLC1,2および3の通信モジュー
ル12,22および32は2線構造の光伝送路6によって環状
に接続される。I/O装置4は、前記PLC1もしくは
2によって制御を受ける対象であり、I/Oインターフ
ェイス41とI/Oモジュール群42と電源43とで構成さ
れ、並列バスでバックプレーン45を経由して結合され
る。I/Oモジュール群42は、1〜9個の独立したI/
Oモジュールで構成される。前記I/O装置4のI/O
インターフェイス41は、前記PLC1のI/Oインター
フェイス13とPLC2のI/Oインターフェイス23との
間となるように2本のI/Oバス5によって接続され
る。なお、I/Oバス5は、複数の2線式平衡伝送線路
の集合ケーブルとして実現する。
ル12,22および32は2線構造の光伝送路6によって環状
に接続される。I/O装置4は、前記PLC1もしくは
2によって制御を受ける対象であり、I/Oインターフ
ェイス41とI/Oモジュール群42と電源43とで構成さ
れ、並列バスでバックプレーン45を経由して結合され
る。I/Oモジュール群42は、1〜9個の独立したI/
Oモジュールで構成される。前記I/O装置4のI/O
インターフェイス41は、前記PLC1のI/Oインター
フェイス13とPLC2のI/Oインターフェイス23との
間となるように2本のI/Oバス5によって接続され
る。なお、I/Oバス5は、複数の2線式平衡伝送線路
の集合ケーブルとして実現する。
【0013】図2は、前記二重化の対象となるPLC1
または2によって、より多数のI/Oモジュールの制御
を行うために、N台のI/O装置4を接続する他の実施
例を示すブロック図であり、3台のI/O装置をPLC
1と2との間に接続した例である。
または2によって、より多数のI/Oモジュールの制御
を行うために、N台のI/O装置4を接続する他の実施
例を示すブロック図であり、3台のI/O装置をPLC
1と2との間に接続した例である。
【0014】図3は前記PLC1まては2を構成するI
/Oインターフェイス13または23について詳しく示した
ブロック図である。図3において、I/Oインターフェ
イス13または23は、バックプレーン15または25に接続す
るためのコネクタ 101と、I/Oバス5を接続するため
のコネクタ102と、CPU11または21からのI/O装置
制御要求を保持し、リセット信号もしくはシャットダウ
ン信号によって強制的に保持を解除できるI/O装置制
御要求ラッチ回路 121と、I/Oバス5のI/O装置制
御状態信号を監視し、前記I/O装置制御要求との先着
優先を判定してI/O装置制御権を許可/不許可を決定
する調停回路12と、I/O装置制御権確認回路 125と、
I/O装置制御権の許可によって前記I/O装置制御状
態信号を活性し保持するI/O装置制御権出力回路 128
およびI/O装置制御状態監視入力回路 129と、I/O
装置制御権の許可によってI/Oバス5に出力する基準
クロック出力回路 126および方向判別用クロック出力回
路 127と、I/O装置制御権の許可によってI/O装置
の許可接続台数N+1だけのI/O装置IDを、周期的
に収集するシフトレジスタ制御信号出力回路 130および
I/O装置ID入力回路 131およびシフトレジスタ 132
と、前記シフトレジスタ 132の入力端側にあってI/O
装置ID1台分の並列出力を監視し、CPU11または21
が並列バス経由で、シフトレジスタ 132のデータを読出
した際に、データの妥当性もしくは許容接続台数Mを越
えるI/O装置の有無を判定情報としてデータに付加す
る判定回路 133と、バックプレーン15または25のアドレ
スバスおよび制御信号を監視し、制御対象が、I/Oイ
ンターフェイスもしくはI/O装置であることを検出
し、I/O装置が対象で、前記I/O装置制御権が許可
されている場合に、I/O装置とI/Oバス経由で並列
データをやりとりするためのアドレスデコード回路 11
1、タイミング発生回路 112、制御信号入出力回路 11
3、アドレス/データ信号出力回路 114、データ信号入
力回路115によって構成される。
/Oインターフェイス13または23について詳しく示した
ブロック図である。図3において、I/Oインターフェ
イス13または23は、バックプレーン15または25に接続す
るためのコネクタ 101と、I/Oバス5を接続するため
のコネクタ102と、CPU11または21からのI/O装置
制御要求を保持し、リセット信号もしくはシャットダウ
ン信号によって強制的に保持を解除できるI/O装置制
御要求ラッチ回路 121と、I/Oバス5のI/O装置制
御状態信号を監視し、前記I/O装置制御要求との先着
優先を判定してI/O装置制御権を許可/不許可を決定
する調停回路12と、I/O装置制御権確認回路 125と、
I/O装置制御権の許可によって前記I/O装置制御状
態信号を活性し保持するI/O装置制御権出力回路 128
およびI/O装置制御状態監視入力回路 129と、I/O
装置制御権の許可によってI/Oバス5に出力する基準
クロック出力回路 126および方向判別用クロック出力回
路 127と、I/O装置制御権の許可によってI/O装置
の許可接続台数N+1だけのI/O装置IDを、周期的
に収集するシフトレジスタ制御信号出力回路 130および
I/O装置ID入力回路 131およびシフトレジスタ 132
と、前記シフトレジスタ 132の入力端側にあってI/O
装置ID1台分の並列出力を監視し、CPU11または21
が並列バス経由で、シフトレジスタ 132のデータを読出
した際に、データの妥当性もしくは許容接続台数Mを越
えるI/O装置の有無を判定情報としてデータに付加す
る判定回路 133と、バックプレーン15または25のアドレ
スバスおよび制御信号を監視し、制御対象が、I/Oイ
ンターフェイスもしくはI/O装置であることを検出
し、I/O装置が対象で、前記I/O装置制御権が許可
されている場合に、I/O装置とI/Oバス経由で並列
データをやりとりするためのアドレスデコード回路 11
1、タイミング発生回路 112、制御信号入出力回路 11
3、アドレス/データ信号出力回路 114、データ信号入
力回路115によって構成される。
【0015】図4は前記I/O装置4を構成するI/O
インターフェイス41について詳しく示すブロック図であ
る。I/0インターフェイス41は、2方向からのI/O
バス5を接続するためのコネクタ 201および 202と、バ
ックプレーン44に接続するためのコネクタ 203と、I/
Oバス5からの基本クロックを入力し、内部に取り込む
基準クロック入力回路 221と、取り込まれた基準クロッ
クを検出する基準クロック検出回路 237と、2方向のI
/Oバス5からの方向判別用クロックを検出し、方向性
を判別して、方向判別用クロックのI/Oバスに対する
出力方向と、I/O装置IDのI/Oバスに対する入力
方向および出力方向とを決定する方向判別用クロック入
力回路222および 224および方向判別回路 226と、方向
判別回路 226の決定に従って前記方向判別用クロック入
力回路 222または 224の出力を一方のI/Oバス5に中
継出力する方向判別用クロック出力回路 223および 225
と、前記方向判別回路226の決定に従ってI/O装置I
DをI/Oバスから入力し、後述べのシフトレジスタ 2
36に伝達するI/O装置ID入力回路 233および235
と、前記決定に従って後述のシフトレジスタ 236から出
力するI/O装置IDを一方のI/Oバス5に出力する
I/O装置ID出力回路 232,および 234と、I/O装
置ID設定器 238に設定され2進コード化されたIDお
よび前記基準クロック検出回路 237に基く動作可能ステ
ータスを、I/Oバスからの基準クロックおよびシフト
レジスタ制御信号に従って入力し、前記I/O装置ID
入力回路 233または 235より伝達されたI/O装置ID
のデータ列の直前に挿入し、前記I/O装置ID出力回
路 232および 234にシフト出力するシフトレジスタ 236
と、I/Oバス5からシフトレジスタ制御信号を入力す
るシストレジスタ制御信号入力回路 231と、バックプレ
ーン44から電力を供給されている間、前記方向判別回路
226およびシフトレジスタ23をコネクタ 201と 202との
間に挿入し、電力を供給されていない間は、コネクタ 2
01と 202との間に短絡線を挿入する切換器 227と、前記
基準クロック検出回路 237により、基準クロックが検出
されている間動作可能となり、I/Oバス5とバックプ
レーン44との間で制御信号,アドレス信号,データ信号
を中継する制御信号出力回路 211、制御回路 212、アド
レス/データ信号入力回路 213、アドレスラッチ回路 2
14、データ信号出力回路 215、データバッファ回路 216
によって構成される。尚、前記コネクタ 201および20に
おいて、方向判別クロックとI/O装置IDの2信号を
除く他の信号は、コネクタ間で直接接続されている。特
にI/O装置制御状態信号は、コネクタ間で直接接続さ
れているのみである。
インターフェイス41について詳しく示すブロック図であ
る。I/0インターフェイス41は、2方向からのI/O
バス5を接続するためのコネクタ 201および 202と、バ
ックプレーン44に接続するためのコネクタ 203と、I/
Oバス5からの基本クロックを入力し、内部に取り込む
基準クロック入力回路 221と、取り込まれた基準クロッ
クを検出する基準クロック検出回路 237と、2方向のI
/Oバス5からの方向判別用クロックを検出し、方向性
を判別して、方向判別用クロックのI/Oバスに対する
出力方向と、I/O装置IDのI/Oバスに対する入力
方向および出力方向とを決定する方向判別用クロック入
力回路222および 224および方向判別回路 226と、方向
判別回路 226の決定に従って前記方向判別用クロック入
力回路 222または 224の出力を一方のI/Oバス5に中
継出力する方向判別用クロック出力回路 223および 225
と、前記方向判別回路226の決定に従ってI/O装置I
DをI/Oバスから入力し、後述べのシフトレジスタ 2
36に伝達するI/O装置ID入力回路 233および235
と、前記決定に従って後述のシフトレジスタ 236から出
力するI/O装置IDを一方のI/Oバス5に出力する
I/O装置ID出力回路 232,および 234と、I/O装
置ID設定器 238に設定され2進コード化されたIDお
よび前記基準クロック検出回路 237に基く動作可能ステ
ータスを、I/Oバスからの基準クロックおよびシフト
レジスタ制御信号に従って入力し、前記I/O装置ID
入力回路 233または 235より伝達されたI/O装置ID
のデータ列の直前に挿入し、前記I/O装置ID出力回
路 232および 234にシフト出力するシフトレジスタ 236
と、I/Oバス5からシフトレジスタ制御信号を入力す
るシストレジスタ制御信号入力回路 231と、バックプレ
ーン44から電力を供給されている間、前記方向判別回路
226およびシフトレジスタ23をコネクタ 201と 202との
間に挿入し、電力を供給されていない間は、コネクタ 2
01と 202との間に短絡線を挿入する切換器 227と、前記
基準クロック検出回路 237により、基準クロックが検出
されている間動作可能となり、I/Oバス5とバックプ
レーン44との間で制御信号,アドレス信号,データ信号
を中継する制御信号出力回路 211、制御回路 212、アド
レス/データ信号入力回路 213、アドレスラッチ回路 2
14、データ信号出力回路 215、データバッファ回路 216
によって構成される。尚、前記コネクタ 201および20に
おいて、方向判別クロックとI/O装置IDの2信号を
除く他の信号は、コネクタ間で直接接続されている。特
にI/O装置制御状態信号は、コネクタ間で直接接続さ
れているのみである。
【0016】次に図1または図2の構成によるPLCの
二重化装置の動作を図5〜図11のフローチャート図を参
照して説明する。尚、説明の中で、通信モジュール12,
22および32と光伝送路6による環状構成において行う通
信の手段と動作についての説明は複雑多岐に渡るので省
略し、通信手段という表現にとどめる。初めに電源の投
入からI/O装置の制御が可能になるまでについて説明
する。PLC1,2,3およびI/O装置4は、各々個
別の電源14,24,33,43を持っているため、そのほとん
どにおいて交流電力の投入タイミング、電源14,24,3
3,43による直流電力の確立およびリセット信号解除の
タイミングは多少の時間差を有する。PLC1および2
のI/Oインターフェイス13および23は、各々I/O装
置制御要求がリセットされているため、調停回路 124は
I/O装置制御権を禁止状態に保つ。この時I/Oバス
5への出力信号は全て高インピーダンス状態となる。ま
た禁止の時、I/O装置制御状態信号監視入力回路 129
のみ動作を許可され、同信号を監視し、調停回路 124に
伝達する。
二重化装置の動作を図5〜図11のフローチャート図を参
照して説明する。尚、説明の中で、通信モジュール12,
22および32と光伝送路6による環状構成において行う通
信の手段と動作についての説明は複雑多岐に渡るので省
略し、通信手段という表現にとどめる。初めに電源の投
入からI/O装置の制御が可能になるまでについて説明
する。PLC1,2,3およびI/O装置4は、各々個
別の電源14,24,33,43を持っているため、そのほとん
どにおいて交流電力の投入タイミング、電源14,24,3
3,43による直流電力の確立およびリセット信号解除の
タイミングは多少の時間差を有する。PLC1および2
のI/Oインターフェイス13および23は、各々I/O装
置制御要求がリセットされているため、調停回路 124は
I/O装置制御権を禁止状態に保つ。この時I/Oバス
5への出力信号は全て高インピーダンス状態となる。ま
た禁止の時、I/O装置制御状態信号監視入力回路 129
のみ動作を許可され、同信号を監視し、調停回路 124に
伝達する。
【0017】一方、I/O装置4のI/Oインターフェ
イス41の4対の切換器227 は、電源43からの直流電力の
供給により、各々反対側に切換わり、前述の方向判別回
路 226とシフトレジスタ 236とを各々コネクタ 201と 2
02との間に挿入する。尚電源投入時の切換タイミングは
リセット信号が解除すなわち非活性となるタイミングの
前となり、電源断時はリセット信号が活性となってから
後となる。 以上を経て、図1あるいは図2のように1
台あるいはN台のI/O装置4をI/Oバス5で接続し
た構成において、方向判別用クロックとI/O装置ID
の2信号に関わる回路は連続した直列バス回路を確立す
る。
イス41の4対の切換器227 は、電源43からの直流電力の
供給により、各々反対側に切換わり、前述の方向判別回
路 226とシフトレジスタ 236とを各々コネクタ 201と 2
02との間に挿入する。尚電源投入時の切換タイミングは
リセット信号が解除すなわち非活性となるタイミングの
前となり、電源断時はリセット信号が活性となってから
後となる。 以上を経て、図1あるいは図2のように1
台あるいはN台のI/O装置4をI/Oバス5で接続し
た構成において、方向判別用クロックとI/O装置ID
の2信号に関わる回路は連続した直列バス回路を確立す
る。
【0018】一方、PLC1,2,3のCPU11,21,
31は、各々リセット信号解除後、システムプログラムが
起動し、初期化処理と自己診断を行い、バックプレーン
15,25,34を介して、自己のPLCの構成要素のIDを
調べ、通信モジュール12,22,32およびI/Oインター
フェイス13,23の存在から本発明に係る二重化構成のP
LCであることを認識する。並行して通信モジュール1
2,22,32は、各々初期化処理と自己診断を行う。続い
て通信手段の確立を行い、各CPU11,21,31にその完
了を通知する。尚、ここまでにおいて何ら障害なき場合
は、PLC1は運転局、PLC2およびPLC3は監視
局として処理を行う。もし障害ある場合、あるいは障害
から復帰した場合は、状況の変化に応じて予め決められ
た仕様に基いて役割が変わる。例えばPLC1の障害が
自他いずれかにより検出されると、PLC2が運転局、
PLC1および3が監視局となる。
31は、各々リセット信号解除後、システムプログラムが
起動し、初期化処理と自己診断を行い、バックプレーン
15,25,34を介して、自己のPLCの構成要素のIDを
調べ、通信モジュール12,22,32およびI/Oインター
フェイス13,23の存在から本発明に係る二重化構成のP
LCであることを認識する。並行して通信モジュール1
2,22,32は、各々初期化処理と自己診断を行う。続い
て通信手段の確立を行い、各CPU11,21,31にその完
了を通知する。尚、ここまでにおいて何ら障害なき場合
は、PLC1は運転局、PLC2およびPLC3は監視
局として処理を行う。もし障害ある場合、あるいは障害
から復帰した場合は、状況の変化に応じて予め決められ
た仕様に基いて役割が変わる。例えばPLC1の障害が
自他いずれかにより検出されると、PLC2が運転局、
PLC1および3が監視局となる。
【0019】通信手段確立の完了通知を受けたCPU11
は運転局の処理として、通信手段を介してCPU21およ
び31の各々のRAMに予め転送され、記憶されているユ
ーザプログラムのファイル情報を収集し、自己のユーザ
ファイル情報と照合チェックを行う。3つのファイル情
報の一致条件により、CPU11はI/Oインターフェイ
ス13に対し、バックプレーン15を介してI/O装置制御
要求を出力し、I/O装置制御要求ラッチ回路 121に要
求状態を保持させる。保持した要求は調停回路 124に伝
達され、前述のI/O装置制御状態信号が非活性であれ
ば、調停回路 124はI/O装置制御権を禁止から許可に
する。I/Oインターフェイス13内部に分配する許可信
号は、I/O装置制御状態監視入力回路 129のみ動作禁
止とし、他の回路は動作可能とするが、分配するタイミ
ングは発振器 122に同期させる。まずI/O装置制御権
出力回路 128は、I/Oバス5のI/O装置制御状態信
号を活性化する。同信号は、1〜N台のI/O装置4の
I/Oインターフェイス41とI/Oバス5に中継伝達さ
れてPLC2のI/Oインターフェイス23に伝達され、
その調停回路 124がI/O装置制御権を禁止のまま許可
しないようにする。尚、I/Oインターフェイス13のI
/O装置制御権出力回路 128が活性化したI/O装置制
御状態信号が、I/O装置制御状態監視入力回路 129に
直接接続されているが、同回路が前述のように動作禁止
であり、調停回路 124では、非活性と同じ論理条件を満
足するので、I/O装置制御権の許可が保持するように
作用する。
は運転局の処理として、通信手段を介してCPU21およ
び31の各々のRAMに予め転送され、記憶されているユ
ーザプログラムのファイル情報を収集し、自己のユーザ
ファイル情報と照合チェックを行う。3つのファイル情
報の一致条件により、CPU11はI/Oインターフェイ
ス13に対し、バックプレーン15を介してI/O装置制御
要求を出力し、I/O装置制御要求ラッチ回路 121に要
求状態を保持させる。保持した要求は調停回路 124に伝
達され、前述のI/O装置制御状態信号が非活性であれ
ば、調停回路 124はI/O装置制御権を禁止から許可に
する。I/Oインターフェイス13内部に分配する許可信
号は、I/O装置制御状態監視入力回路 129のみ動作禁
止とし、他の回路は動作可能とするが、分配するタイミ
ングは発振器 122に同期させる。まずI/O装置制御権
出力回路 128は、I/Oバス5のI/O装置制御状態信
号を活性化する。同信号は、1〜N台のI/O装置4の
I/Oインターフェイス41とI/Oバス5に中継伝達さ
れてPLC2のI/Oインターフェイス23に伝達され、
その調停回路 124がI/O装置制御権を禁止のまま許可
しないようにする。尚、I/Oインターフェイス13のI
/O装置制御権出力回路 128が活性化したI/O装置制
御状態信号が、I/O装置制御状態監視入力回路 129に
直接接続されているが、同回路が前述のように動作禁止
であり、調停回路 124では、非活性と同じ論理条件を満
足するので、I/O装置制御権の許可が保持するように
作用する。
【0020】CPU11はI/Oインターフェイス13への
前記I/O装置制御要求の出力後、I/O装置制御権確
認回路 125の状態を監視し、規定時間内にI/O装置制
御権許可フラブがセットされれば、次の正常時処理に移
行する。運転局としてI/O装置制御権を得たPLC1
のCPU11は、通信手段を介して、二重化の対象であり
監視局であるPLC2のCPU21に対して、同制御権を
得たことを通知する。CPU21は通知を通信手段から受
けると、I/Oインターフェイス23に対し、バックプレ
ーン25を介してI/O装置制御要求を出力し、I/O装
置制御要求ラッチ回路 121に要求状態を保持させる。保
持した要求は調停回路 124に伝達されるが、これに先立
ち、前述のようにI/Oバス5からのI/O装置制御状
態信号の活性状態が入力され、調停回路 124はI/O装
置制御権を禁止のままとする。
前記I/O装置制御要求の出力後、I/O装置制御権確
認回路 125の状態を監視し、規定時間内にI/O装置制
御権許可フラブがセットされれば、次の正常時処理に移
行する。運転局としてI/O装置制御権を得たPLC1
のCPU11は、通信手段を介して、二重化の対象であり
監視局であるPLC2のCPU21に対して、同制御権を
得たことを通知する。CPU21は通知を通信手段から受
けると、I/Oインターフェイス23に対し、バックプレ
ーン25を介してI/O装置制御要求を出力し、I/O装
置制御要求ラッチ回路 121に要求状態を保持させる。保
持した要求は調停回路 124に伝達されるが、これに先立
ち、前述のようにI/Oバス5からのI/O装置制御状
態信号の活性状態が入力され、調停回路 124はI/O装
置制御権を禁止のままとする。
【0021】この場合、CPU21のI/O装置制御要求
は保持されているので、前記I/O装置制御状態信号が
活性状態から非活性状態に転移するのを調停回路 124が
検出すれば、I/O装置制御権が禁止から許可へと切り
換わり、自動的に権利が譲渡されることを意味する。尚
I/O装置制御状態信号が非活性状態に転移する条件
は、 I/O装置制御権を得ているCPUが、障害を認識し
て、I/O装置制御要求を取り下げた。 同CPUが何らかの原因で動作が停滞し、ウォッチド
ッグタイマがバックプレーンにシャットダウン信号を出
力した。 同CPUに電力を供給する電源が、故障または停電し
たことによりバックプレーンにリセット信号を出力し
た。 などである。
は保持されているので、前記I/O装置制御状態信号が
活性状態から非活性状態に転移するのを調停回路 124が
検出すれば、I/O装置制御権が禁止から許可へと切り
換わり、自動的に権利が譲渡されることを意味する。尚
I/O装置制御状態信号が非活性状態に転移する条件
は、 I/O装置制御権を得ているCPUが、障害を認識し
て、I/O装置制御要求を取り下げた。 同CPUが何らかの原因で動作が停滞し、ウォッチド
ッグタイマがバックプレーンにシャットダウン信号を出
力した。 同CPUに電力を供給する電源が、故障または停電し
たことによりバックプレーンにリセット信号を出力し
た。 などである。
【0022】I/O装置制御権が許可となったI/Oイ
ンターフェイス13は、前述のようにI/Oバス5のI/
O装置制御状態信号を活性化すると共に、基準クロッ
ク、方向判別用クロックおよび、シフトレジスタ制御信
号の3つを出力する。これら3つの信号は、I/Oバス
5に接続されている1〜N台のI/O装置のIDを直列
バスを介して、I/O装置制御権が許可となっているI
/Oインターフェイスへ周期的に自動転送するために使
用される。3つの信号は分周回路 123にて発振器の定周
期パルスを分周して得るが、基準クロックと方向判別用
クロックは、同一分周パルスでよいが、回路およびI/
Oバスの交流特性の許容範囲に収め、さらにシフトレジ
スタ制御信号の分周比は、I/O装置の許容接続台数N
と、Nを2進符号化した所要ビット数b、同時に転送す
る付加情報のビット数aで決まる。尚、前述のように本
実施例では、N+1台分のIDに相当しいビット数のシ
フトレジスタ 132を使用するため、分周比を2(N+
1)・(b+a)としいる。
ンターフェイス13は、前述のようにI/Oバス5のI/
O装置制御状態信号を活性化すると共に、基準クロッ
ク、方向判別用クロックおよび、シフトレジスタ制御信
号の3つを出力する。これら3つの信号は、I/Oバス
5に接続されている1〜N台のI/O装置のIDを直列
バスを介して、I/O装置制御権が許可となっているI
/Oインターフェイスへ周期的に自動転送するために使
用される。3つの信号は分周回路 123にて発振器の定周
期パルスを分周して得るが、基準クロックと方向判別用
クロックは、同一分周パルスでよいが、回路およびI/
Oバスの交流特性の許容範囲に収め、さらにシフトレジ
スタ制御信号の分周比は、I/O装置の許容接続台数N
と、Nを2進符号化した所要ビット数b、同時に転送す
る付加情報のビット数aで決まる。尚、前述のように本
実施例では、N+1台分のIDに相当しいビット数のシ
フトレジスタ 132を使用するため、分周比を2(N+
1)・(b+a)としいる。
【0023】I/O装置のIDを転送する主目的は、図
2のような複数のI/O装置が接続された例において、
IDの重複設定をいち早く検出して並列バスによるI/
Oモジュールの制御を回避し、思わぬ事故や故障の発生
を未然に防ぐことにある。したがってIDの転送は直列
バスを介して行われる。一方I/O装置4のI/Oイン
ターフェイス41では、前記着順クロック、方向判別用ク
ロックおよびシフトレジスタ制御信号の3つを受け、次
のように動作する。
2のような複数のI/O装置が接続された例において、
IDの重複設定をいち早く検出して並列バスによるI/
Oモジュールの制御を回避し、思わぬ事故や故障の発生
を未然に防ぐことにある。したがってIDの転送は直列
バスを介して行われる。一方I/O装置4のI/Oイン
ターフェイス41では、前記着順クロック、方向判別用ク
ロックおよびシフトレジスタ制御信号の3つを受け、次
のように動作する。
【0024】基準クロックは、同入力回路 221を経て、
シフトレジスタ 236と、基準クロックの検出結果は各回
路を動作可能とし、バックプレーン44のシャットダウン
信号を解除する。方向判別用クロックは、ここではPL
C1から続くI/Oバス5が接続されているコネクタ
(例えば 201)より入力され、すでに切換わっている切
換器( 227)と方向判別用クロック入力回路( 222)を
経て、方向判別回路( 226)に伝達される。この時もう
一方の方向判別用クロック入力回路( 224)からの信号
変化はないので、方向判別回路( 226)は、方向判別用
クロック出力回路( 225)、I/O装置ID出力回路
( 232)、I/O装置ID入力回路( 235)の3回路を
許可する。これにより、方向判別用クロックが回路の伝
達遅延時間をもってコネクタ( 202)よりPLC2へ続
くI/Oバス5に出力される。複数のI/O装置4が接
続されている場合は、同様にして連鎖的に伝達されてい
く。
シフトレジスタ 236と、基準クロックの検出結果は各回
路を動作可能とし、バックプレーン44のシャットダウン
信号を解除する。方向判別用クロックは、ここではPL
C1から続くI/Oバス5が接続されているコネクタ
(例えば 201)より入力され、すでに切換わっている切
換器( 227)と方向判別用クロック入力回路( 222)を
経て、方向判別回路( 226)に伝達される。この時もう
一方の方向判別用クロック入力回路( 224)からの信号
変化はないので、方向判別回路( 226)は、方向判別用
クロック出力回路( 225)、I/O装置ID出力回路
( 232)、I/O装置ID入力回路( 235)の3回路を
許可する。これにより、方向判別用クロックが回路の伝
達遅延時間をもってコネクタ( 202)よりPLC2へ続
くI/Oバス5に出力される。複数のI/O装置4が接
続されている場合は、同様にして連鎖的に伝達されてい
く。
【0025】シフトレジスタ制御信号は、前述のように
基準クロックの2(N+1)・(b+a)倍の周期であ
り、シフトレジスタ制御信号入力回路( 231)を経てシ
フトレジスタ( 236)に伝達される。その周期の前半期
間においては、I/O装置ID設定器( 238)に設定し
たIDの2進化符号データおよび前記基準クロック検出
回路( 237)による検出フラグを並列入力し、周期の後
半期間においては、並列入力データを基準クロックに同
期させてシフトする。この時、方向判別回路により許可
されているI/O装置ID入力回路( 235)よりシフト
入力される直列データの直前に挿入され、I/O装置I
D出力回路( 232)よりシフト出力される。尚、I/O
装置4の接続台数nが許容接続台数Nに対してn≦Nで
あるとすると、シフトされる全直列データ(N+1)・
(b+a)ビットのうち後ろ側の連続する(N−n)・
(b+a)ビットには、論理”0”が挿入され、n<N
であるとすると後ろ側の(b+a)ビットのいずれかに
論理”1”が挿入される。
基準クロックの2(N+1)・(b+a)倍の周期であ
り、シフトレジスタ制御信号入力回路( 231)を経てシ
フトレジスタ( 236)に伝達される。その周期の前半期
間においては、I/O装置ID設定器( 238)に設定し
たIDの2進化符号データおよび前記基準クロック検出
回路( 237)による検出フラグを並列入力し、周期の後
半期間においては、並列入力データを基準クロックに同
期させてシフトする。この時、方向判別回路により許可
されているI/O装置ID入力回路( 235)よりシフト
入力される直列データの直前に挿入され、I/O装置I
D出力回路( 232)よりシフト出力される。尚、I/O
装置4の接続台数nが許容接続台数Nに対してn≦Nで
あるとすると、シフトされる全直列データ(N+1)・
(b+a)ビットのうち後ろ側の連続する(N−n)・
(b+a)ビットには、論理”0”が挿入され、n<N
であるとすると後ろ側の(b+a)ビットのいずれかに
論理”1”が挿入される。
【0026】以上のI/O装置IDの転送は、前記I/
O装置制御権が許可されている間、シフトレジスタ制御
信号の周期に合せて繰返される。尚、任意のI/O装置
4において、I/Oインターフェイス41のコネクタ( 2
01)および( 202)に接続するI/Oバス5の関係が逆
であっても、転送されるI/O装置IDの内容は変わら
ず、制御に影響しない。I/Oインターフェイス13で
は、前述のシフトレジスタ制御信号に同期して、その周
期の前半期間においては、基準クロックによるシフト動
作を行わず内部データを保持し、周期の後半期間におい
ては、I/O装置4のI/Oインターフェイス41から転
送されるI/O装置IDの直列データ(N+1)・(b
+a)ビットを基準クロックによりシフト入力する。し
たがって、I/Oバス5による接続上最も近いI/O装
置のIDデータ列が、N+1台分のシフトレジスタ( 1
32)の奥まで詰めた状態でシフト入力を完了し、次の周
期の前半期間の間は保持される。尚、I/O装置で電力
を供給されていないものについては、前述の切換器( 2
27)の作用によって、短絡線が挿入されるので、そのI
/O装置のIDは挿入されず、後ろに続くI/O装置の
IDが短絡線経由で転送される。
O装置制御権が許可されている間、シフトレジスタ制御
信号の周期に合せて繰返される。尚、任意のI/O装置
4において、I/Oインターフェイス41のコネクタ( 2
01)および( 202)に接続するI/Oバス5の関係が逆
であっても、転送されるI/O装置IDの内容は変わら
ず、制御に影響しない。I/Oインターフェイス13で
は、前述のシフトレジスタ制御信号に同期して、その周
期の前半期間においては、基準クロックによるシフト動
作を行わず内部データを保持し、周期の後半期間におい
ては、I/O装置4のI/Oインターフェイス41から転
送されるI/O装置IDの直列データ(N+1)・(b
+a)ビットを基準クロックによりシフト入力する。し
たがって、I/Oバス5による接続上最も近いI/O装
置のIDデータ列が、N+1台分のシフトレジスタ( 1
32)の奥まで詰めた状態でシフト入力を完了し、次の周
期の前半期間の間は保持される。尚、I/O装置で電力
を供給されていないものについては、前述の切換器( 2
27)の作用によって、短絡線が挿入されるので、そのI
/O装置のIDは挿入されず、後ろに続くI/O装置の
IDが短絡線経由で転送される。
【0027】CPUはシフトレジスタ( 132)の内容の
並列出力を、前述のシフトレジスタ制御信号の周期とは
非同期に読出すので、シフト中の無意味なデータを参照
した場合には、無視するようにCPUに通知する必要が
ある。また、許容接続台数Nを越えるI/O装置が接続
された場合には、IDの設定が重複している可能性が高
く、前述の事故に至る恐れがあるので簡単にチェックす
る必要がある。以上を踏まえ、シフトレジスタ( 132)
の容量をN+1とし、もしN+1台以上のI/O装置が
あり、電力が供給されていれば、シフトレジスタの入力
端側1台分のデータは、シフト完了時に近い方からN+
1番目のI/O装置のIDである筈であり、このIDデ
ータのうち少なくとも動作可能ステータスは基準クロッ
ク検出回路( 237)により論理”1”になっている筈で
あるから、図3の論理回路による判定回路( 133)にて
簡単にチェックできるようにする。尚この判定回路はシ
フト期間では、ビット数(b+a)の”00・・・00”
を、シフト完了期間(保持期間)では”11・・・11”を
生成し、N+1台のI/O装置が接続されていることを
検出した場合は、保持期間において”10・・・10”のよ
うに”1”と”0”を交互に並べたものを生成し、CP
Uが読出す(N+1)・(b+a)ビットの並列データ
のうち末尾(b+a)ビットの部分を判定領域として前
記生成データを付加する。
並列出力を、前述のシフトレジスタ制御信号の周期とは
非同期に読出すので、シフト中の無意味なデータを参照
した場合には、無視するようにCPUに通知する必要が
ある。また、許容接続台数Nを越えるI/O装置が接続
された場合には、IDの設定が重複している可能性が高
く、前述の事故に至る恐れがあるので簡単にチェックす
る必要がある。以上を踏まえ、シフトレジスタ( 132)
の容量をN+1とし、もしN+1台以上のI/O装置が
あり、電力が供給されていれば、シフトレジスタの入力
端側1台分のデータは、シフト完了時に近い方からN+
1番目のI/O装置のIDである筈であり、このIDデ
ータのうち少なくとも動作可能ステータスは基準クロッ
ク検出回路( 237)により論理”1”になっている筈で
あるから、図3の論理回路による判定回路( 133)にて
簡単にチェックできるようにする。尚この判定回路はシ
フト期間では、ビット数(b+a)の”00・・・00”
を、シフト完了期間(保持期間)では”11・・・11”を
生成し、N+1台のI/O装置が接続されていることを
検出した場合は、保持期間において”10・・・10”のよ
うに”1”と”0”を交互に並べたものを生成し、CP
Uが読出す(N+1)・(b+a)ビットの並列データ
のうち末尾(b+a)ビットの部分を判定領域として前
記生成データを付加する。
【0028】CPU11はI/Oインターフェイス13の前
記シフトレジスタ( 132)を読込み、前記判定領域が”
00・・・00”であればシフト中とみなして再試行す
る。”11・・・11”となれば、シフト完了とみなし、判
定領域除いた残りのビット列をN個のフレームに分割す
る。各フレームのうち、前記動作可能ステータスが”
1”となっているフレームの残りのビット列が、電力を
供給されており尚且つCPUによる制御を待機している
I/O装置のIDを表す2進符号である。CPU11はこ
れらIDが1〜Nのいずれかで重複がなく、さらに各P
LC1,2,3での一致が確認されたユーザプログラム
のI/O割付情報と照合し、一致することを確認する。
もし、前述の判定領域が”1010・・・”であることが確
実の場合は、N+1台以上のI/O装置が接続されてい
るので、I/O装置の制御に移行せず、作業者に対して
エラーを通知し、不要なI/O装置の切り放しを促す。
I/O装置IDのI/O割付情報に対する整合性が得ら
れたことによってCPU11はI/O装置に対して並列バ
スによるデータのやり取りを行っても良いことになる。
記シフトレジスタ( 132)を読込み、前記判定領域が”
00・・・00”であればシフト中とみなして再試行す
る。”11・・・11”となれば、シフト完了とみなし、判
定領域除いた残りのビット列をN個のフレームに分割す
る。各フレームのうち、前記動作可能ステータスが”
1”となっているフレームの残りのビット列が、電力を
供給されており尚且つCPUによる制御を待機している
I/O装置のIDを表す2進符号である。CPU11はこ
れらIDが1〜Nのいずれかで重複がなく、さらに各P
LC1,2,3での一致が確認されたユーザプログラム
のI/O割付情報と照合し、一致することを確認する。
もし、前述の判定領域が”1010・・・”であることが確
実の場合は、N+1台以上のI/O装置が接続されてい
るので、I/O装置の制御に移行せず、作業者に対して
エラーを通知し、不要なI/O装置の切り放しを促す。
I/O装置IDのI/O割付情報に対する整合性が得ら
れたことによってCPU11はI/O装置に対して並列バ
スによるデータのやり取りを行っても良いことになる。
【0029】次にCPU11は、接続される各I/O装置
4のIDに該当するアドレスを指定してI/Oインター
フェイス41上のループバックレジスタの書き読みテスト
を行い、データの一致性を確認する。続いてバックプレ
ーン44上のI/Oモジュールの構成と、構成するI/O
モジュールのIDとをそれぞれアドレスを指定して読込
んで、前記I/O割付情報との整合性を確認する。さら
に、各I/Oモジュール毎に、ループバックテストによ
る診断を行い、データの一致性を確認する。
4のIDに該当するアドレスを指定してI/Oインター
フェイス41上のループバックレジスタの書き読みテスト
を行い、データの一致性を確認する。続いてバックプレ
ーン44上のI/Oモジュールの構成と、構成するI/O
モジュールのIDとをそれぞれアドレスを指定して読込
んで、前記I/O割付情報との整合性を確認する。さら
に、各I/Oモジュール毎に、ループバックテストによ
る診断を行い、データの一致性を確認する。
【0030】以上CPU11がI/Oインターフェイス13
に対してI/O装置制御要求を行ってから後に、CPU
11が行う様々な確認条件について、何ら支障がなけれ
ば、このままユーザプログラム運転のフェーズに移行す
る。支障があった場合、前述の許容接続台数を越えてい
る例のように作業者に委ねる必要のあるものでなけれ
ば、CPU11は、一旦I/O装置制御要求を取り下げ、
通信手段を介してPLC2のCPU21に、I/O装置制
御権の放棄ならびに運転局放棄を通知し、新たにPLC
2が運転局として、CPU21がI/O装置制御要求以降
の処理を行う。I/O装置制御権の譲渡における回路の
動作は前述してある。CPU21の処理により何ら支障な
ければ、CPU21によりユーザプログラム運転のフェー
ズに移行し、同様な支障がある場合は、I/O装置制御
上問題ありとみなし、ユーザプログラム運転は回避す
る。
に対してI/O装置制御要求を行ってから後に、CPU
11が行う様々な確認条件について、何ら支障がなけれ
ば、このままユーザプログラム運転のフェーズに移行す
る。支障があった場合、前述の許容接続台数を越えてい
る例のように作業者に委ねる必要のあるものでなけれ
ば、CPU11は、一旦I/O装置制御要求を取り下げ、
通信手段を介してPLC2のCPU21に、I/O装置制
御権の放棄ならびに運転局放棄を通知し、新たにPLC
2が運転局として、CPU21がI/O装置制御要求以降
の処理を行う。I/O装置制御権の譲渡における回路の
動作は前述してある。CPU21の処理により何ら支障な
ければ、CPU21によりユーザプログラム運転のフェー
ズに移行し、同様な支障がある場合は、I/O装置制御
上問題ありとみなし、ユーザプログラム運転は回避す
る。
【0031】次にユーザプログラム運転について説明す
る。ユーザプログラムはラダー形式あるいはデータフロ
ー形式で記述されたもので、ユーザが設定した定周期ス
キャンサイクルの中の決められたタイミングで起動し、
プログラムの末端まで演算実行することとする。尚、演
算に使用される入力データは、各スキャンサイクルの始
まりでI/O装置が入力リフレッシュし、演算結果によ
って得られる出力データは各スキャンサイクルの終端に
てI/O装置に出力リフレッシュするものとする。
る。ユーザプログラムはラダー形式あるいはデータフロ
ー形式で記述されたもので、ユーザが設定した定周期ス
キャンサイクルの中の決められたタイミングで起動し、
プログラムの末端まで演算実行することとする。尚、演
算に使用される入力データは、各スキャンサイクルの始
まりでI/O装置が入力リフレッシュし、演算結果によ
って得られる出力データは各スキャンサイクルの終端に
てI/O装置に出力リフレッシュするものとする。
【0032】本発明に係る図1または図2のプログラマ
ブルロジックコントローラの二重化装置の構成において
は、運転局となったPLCが通信手段を介して、他の監
視局と同期を図りながらユーザプログラムを実行する。
通常の例では、PLC1が運転局、PLC2とPLC3
が監視局となり、CPU11がI/O装置制御権を前述の
フェーズによって獲得し、CPU21はI/O装置制御要
求のみ出力している。CPU11は、ユーザプログラム運
転移行時に、通信手段を介してCPU21および31にその
旨通知する。スキャンサイクルの始めにおいて、PLC
1のCPU11、通信モジュール12はそれぞれ自己診断と
相互診断を行い、CPU11はI/O装置4のI/Oイン
ターフェイス41のループバックテストも行う。並行して
PLC2のCPU21、通信モジュール22ならびにPLC
3のCPU31、通信モジュール32も自己診断と相互診断
を行い、運転局PLC1からの指令待ちとなる。
ブルロジックコントローラの二重化装置の構成において
は、運転局となったPLCが通信手段を介して、他の監
視局と同期を図りながらユーザプログラムを実行する。
通常の例では、PLC1が運転局、PLC2とPLC3
が監視局となり、CPU11がI/O装置制御権を前述の
フェーズによって獲得し、CPU21はI/O装置制御要
求のみ出力している。CPU11は、ユーザプログラム運
転移行時に、通信手段を介してCPU21および31にその
旨通知する。スキャンサイクルの始めにおいて、PLC
1のCPU11、通信モジュール12はそれぞれ自己診断と
相互診断を行い、CPU11はI/O装置4のI/Oイン
ターフェイス41のループバックテストも行う。並行して
PLC2のCPU21、通信モジュール22ならびにPLC
3のCPU31、通信モジュール32も自己診断と相互診断
を行い、運転局PLC1からの指令待ちとなる。
【0033】次にPLC1のCPU11は、I/O装置4
のI/Oモジュール群42から入力リフレッシュを行い、
通信手段により入力データ、動作データ、実行指令をC
PU21および31に送付する。CPU21および31は通信手
段によりPLC1の入力データを取込み、実行指令を受
けてユーザプログラムを実行する。並行してCPU11も
ユーザプログラムを実行する。CPU11は実行終了後通
信手段を介してCPU21および31より演算結果と、動作
データを収集する。運転局であるPLC1のCPU11
は、収集されたCPU21と31の動作データをチェック
し、下記の選択肢に分岐する。 CPU21,31とも正常ならば3局多数決判定、 CPU21または31が正常ならば2局一致不一致判定、 CPU21,31とも異常ならば自局単独運転、 分岐先の診断基準より2局分ずつ行う比較判定の組合せ
と順序が決めてあり、演算結果を比較して一致・不一致
の判定により、正当性の高い演算結果による出力データ
を、PLC1もしくはPLC2のどちらからI/O装置
4のI/Oモジュール群42へ出力リフレッシュを行う
か、あるいは、出力を回避するかを決定する。そして前
記決定に応じて、運転局の譲渡およびI/O装置制御権
の譲渡を行い、I/O装置4のI/Oモジュール群42へ
の出力リフレッシュを行って、1回のスキャンサイクル
を完了する。
のI/Oモジュール群42から入力リフレッシュを行い、
通信手段により入力データ、動作データ、実行指令をC
PU21および31に送付する。CPU21および31は通信手
段によりPLC1の入力データを取込み、実行指令を受
けてユーザプログラムを実行する。並行してCPU11も
ユーザプログラムを実行する。CPU11は実行終了後通
信手段を介してCPU21および31より演算結果と、動作
データを収集する。運転局であるPLC1のCPU11
は、収集されたCPU21と31の動作データをチェック
し、下記の選択肢に分岐する。 CPU21,31とも正常ならば3局多数決判定、 CPU21または31が正常ならば2局一致不一致判定、 CPU21,31とも異常ならば自局単独運転、 分岐先の診断基準より2局分ずつ行う比較判定の組合せ
と順序が決めてあり、演算結果を比較して一致・不一致
の判定により、正当性の高い演算結果による出力データ
を、PLC1もしくはPLC2のどちらからI/O装置
4のI/Oモジュール群42へ出力リフレッシュを行う
か、あるいは、出力を回避するかを決定する。そして前
記決定に応じて、運転局の譲渡およびI/O装置制御権
の譲渡を行い、I/O装置4のI/Oモジュール群42へ
の出力リフレッシュを行って、1回のスキャンサイクル
を完了する。
【0034】尚、前述の例は、一例に過ぎないが、本発
明に係るプログラマブルロジックコントローラの二重化
装置では、PLCを構成するCPUおよび通信モジュー
ル各々の自己診断・相互診断ならびに通信手段を介した
他局PLCの診断、I/Oインターフェイスによる診断
等により、自他の異常や障害の発生、程度およびそれら
からの回復を監視できるため、様々な対応により高い信
頼性と稼動率を有するシステムを実現することができ
る。
明に係るプログラマブルロジックコントローラの二重化
装置では、PLCを構成するCPUおよび通信モジュー
ル各々の自己診断・相互診断ならびに通信手段を介した
他局PLCの診断、I/Oインターフェイスによる診断
等により、自他の異常や障害の発生、程度およびそれら
からの回復を監視できるため、様々な対応により高い信
頼性と稼動率を有するシステムを実現することができ
る。
【0035】
【発明の効果】本発明に係るPLCの二重化装置では、
構成する各PLCおよびI/O装置に電源を備え、二重
化の対象となる2台のPLCのどちらからも、共通のI
/O装置を直接制御可能とし、各PLCが通信手段によ
りデータのやりとりと相互監視を行えること、以上の3
点により、各PLCの役割を限定せず異常時に交代でき
るようにしたことにより、より稼動率の高いシステムを
実現することができる。また作業者の行うI/O装置の
接続や設定に対する誤りを判定可能としたことにより、
思いもよらぬ事故の発生を未然に防ぐことができる。
構成する各PLCおよびI/O装置に電源を備え、二重
化の対象となる2台のPLCのどちらからも、共通のI
/O装置を直接制御可能とし、各PLCが通信手段によ
りデータのやりとりと相互監視を行えること、以上の3
点により、各PLCの役割を限定せず異常時に交代でき
るようにしたことにより、より稼動率の高いシステムを
実現することができる。また作業者の行うI/O装置の
接続や設定に対する誤りを判定可能としたことにより、
思いもよらぬ事故の発生を未然に防ぐことができる。
【図1】図1は本発明のPLCの二重化装置の一実施例
の最小構成を示すブロック図である。
の最小構成を示すブロック図である。
【図2】図2は本発明のPLCの二重化装置の他の実施
例のI/O装置を増設する構成を示すブロック図であ
る。
例のI/O装置を増設する構成を示すブロック図であ
る。
【図3】図3は本発明のPLCの二重化装置の一実施例
のうち、二重化の対象となるPLCを構成するI/Oイ
ンターフェイスを詳細に示すブロック図である。
のうち、二重化の対象となるPLCを構成するI/Oイ
ンターフェイスを詳細に示すブロック図である。
【図4】図4は本発明のPLCの二重化装置の一実施例
のうち、I/O装置を構成するI/Oインターフェイス
を詳細に示すブロック図である。
のうち、I/O装置を構成するI/Oインターフェイス
を詳細に示すブロック図である。
【図5】図5は図3の判定回路の構成例を示す論理回路
図である。
図である。
【図6】図6はフローチャート図である。
【図7】図7はフローチャート図である。
【図8】図8はフローチャート図である。
【図9】図9はフローチャート図である。
【図10】図10はフローチャート図である。
【図11】図11はフローチャート図である。
【図12】図12はフローチャート図である。
1 PLC 2 PLC 3 PLC 4 I/O装置 5 I/Oバス 6 光伝送路 11 CPU 21 CPU 31 CPU 12 通信モジュール 22 通信モジュール 32 通信モジュール 13 I/Oインターフェイス 23 I/Oインターフェイス 14 電源 24 電源 33 電源 43 電源 15 バックプレーン 25 バックプレーン 34 バックプレーン 44 バックプレーン 41 I/Oインターフェイス 42 I/Oモジュール群 101 コネクタ 102 コネクタ 111 アドレスデコード回路 112 タイミング発生回路 113 制御信号入出力回路 114 アドレス/データ信号出力回路 115 データ信号入力回路 121 I/O装置制御要求ラッチ回路 122 発振器 123 分周回路 124 調停回路 125 I/O装置制御権確認回路 126 基準クロック出力回路 127 方向判別用クロック出力回路 128 I/O装置制御権出力回路 129 I/O装置制御状態監視入力回路 130 シフトレジスタ制御信号出力回路 132 シフトレジスタ 133 判別回路 201 コネクタ 202 コネクタ 203 コネクタ 211 制御信号入出力回路 212 制御回路 213 アドレス/データ信号入力回路 214 アドレスラッチ回路 215 データ信号出力回路 216 データバッファ回路 221 基準クロック入力回路 222 方向判別用クロック入力回路 224 方向判別用クロック入力回路 223 方向判別用クロック出力回路 225 方向判別用クロック出力回路 226 方向判別回路 227 切換器 231 シフトレジスタ制御信号入力回路 232 I/O装置ID出力回路 234 I/O装置ID出力回路 233 I/O装置ID入力回路 235 I/O装置ID入力回路 236 シフトレジスタ 237 基準クロック検出回路 238 I/O装置ID設定器 301 被判定データ信号 302 シフトレジスタ制御信号 303 オープンドレインゲートまたはオープンコ
レクタゲート 304 判定情報データ信号
レクタゲート 304 判定情報データ信号
Claims (4)
- 【請求項1】 共通のI/O装置を制御対象とするプロ
グラマブルロジックコントローラの二重化装置におい
て、通信モジュールとI/Oインターフェイスと電源と
を備えた二重化の対象となる2台のプログラマブルロジ
ックコントローラと、通信モジュールと電源とを備え前
記2台のプログラマブルロジックコントローラと共に多
数決判定の対象となるプログラマブルロジックコントロ
ーラと、I/Oインターフェイスと電源とを備えたI/
O装置と、前記3台のプログラマブルロジックコントロ
ーラの通信モジュールを環状に接続する2線構造の光伝
送路と、前記二重化の対象となる2台のプログラマブル
ロジックコントローラのI/Oインターフェイスの間
に、前記I/O装置のI/Oインターフェイスを挿入す
るように接続するI/Oバスとによって構成されること
を特徴とするプログラマブルロジックコントローラの二
重化装置。 - 【請求項2】 前記I/O装置を、複数のI/O装置と
前記I/Oバスとによって増設できる請求項1記載のプ
ログラマブルロジックコントローラの二重化装置。 - 【請求項3】 前記二重化の対象となる2台のプログラ
マブルロジックコントローラのI/Oインターフェイス
には、前記I/O装置の制御権を調停及び制御権を監視
する回路を設け、プログラマブルロジックコントローラ
異常の際に、自動的に正常なプログラマブルロジックコ
ントローラに制御権を譲渡する請求項1記載のプログラ
マブルロジックコントローラの二重化装置。 - 【請求項4】 前記I/O装置のI/Oインターフェイ
スには、前記二重化の対象となる2台のプログラマブル
ロジックコントローラの制御側を判別する方向判別回路
と、自己のI/O装置に設定されている識別番号と自己
の動作可能状態とを符号化したデータを制御側のプログ
ラマブルロジックコントローラに出力する回路とを設
け、プログラマブルロジックコントローラのI/Oイン
ターフェイスには、前記データの有効性と許容台数超の
I/O装置が接続されているかどうかを判定し、判定情
報を前記データに付加する判定回路を設け、制御側のプ
ログラマブルロジックコントローラがI/O装置の設定
と状態をあらかじめチェックできるようにした請求項1
記載のプログラマブルロジックコントローラの二重化装
置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7296183A JPH09114507A (ja) | 1995-10-19 | 1995-10-19 | プログラマブルロジックコントローラの二重化装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7296183A JPH09114507A (ja) | 1995-10-19 | 1995-10-19 | プログラマブルロジックコントローラの二重化装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH09114507A true JPH09114507A (ja) | 1997-05-02 |
Family
ID=17830246
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7296183A Pending JPH09114507A (ja) | 1995-10-19 | 1995-10-19 | プログラマブルロジックコントローラの二重化装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH09114507A (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20000059718A (ko) * | 1999-03-08 | 2000-10-05 | 이종수 | 피엘씨 이중화 시스템의 논스톱 운전방법 및 회로 |
JP2001067102A (ja) * | 1999-07-21 | 2001-03-16 | Hewlett Packard Co <Hp> | 冗長ステータスを表示するシステム |
JP2008243212A (ja) * | 2008-04-14 | 2008-10-09 | Toshiba Mitsubishi-Electric Industrial System Corp | プラント制御装置の更新方法 |
JP2012016850A (ja) * | 2010-07-06 | 2012-01-26 | Canon Inc | 画像形成装置 |
JP2014106906A (ja) * | 2012-11-29 | 2014-06-09 | Mitsubishi Heavy Ind Ltd | 検査装置、検査システム、及び検査方法 |
JP2021518610A (ja) * | 2018-04-06 | 2021-08-02 | ベントリー・ネバダ・エルエルシー | システム要素を相互接続するためのブリッジを有する監視システム |
-
1995
- 1995-10-19 JP JP7296183A patent/JPH09114507A/ja active Pending
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20000059718A (ko) * | 1999-03-08 | 2000-10-05 | 이종수 | 피엘씨 이중화 시스템의 논스톱 운전방법 및 회로 |
JP2001067102A (ja) * | 1999-07-21 | 2001-03-16 | Hewlett Packard Co <Hp> | 冗長ステータスを表示するシステム |
JP2008243212A (ja) * | 2008-04-14 | 2008-10-09 | Toshiba Mitsubishi-Electric Industrial System Corp | プラント制御装置の更新方法 |
JP4579307B2 (ja) * | 2008-04-14 | 2010-11-10 | 東芝三菱電機産業システム株式会社 | プラント制御装置の更新方法 |
JP2012016850A (ja) * | 2010-07-06 | 2012-01-26 | Canon Inc | 画像形成装置 |
JP2014106906A (ja) * | 2012-11-29 | 2014-06-09 | Mitsubishi Heavy Ind Ltd | 検査装置、検査システム、及び検査方法 |
JP2021518610A (ja) * | 2018-04-06 | 2021-08-02 | ベントリー・ネバダ・エルエルシー | システム要素を相互接続するためのブリッジを有する監視システム |
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