JPS60191353A - バス制御方式 - Google Patents
バス制御方式Info
- Publication number
- JPS60191353A JPS60191353A JP59047483A JP4748384A JPS60191353A JP S60191353 A JPS60191353 A JP S60191353A JP 59047483 A JP59047483 A JP 59047483A JP 4748384 A JP4748384 A JP 4748384A JP S60191353 A JPS60191353 A JP S60191353A
- Authority
- JP
- Japan
- Prior art keywords
- bus
- circuit
- common
- processor
- control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
- G06F13/368—Handling requests for interconnection or transfer for access to common bus or bus system with decentralised access control
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
- Hardware Redundancy (AREA)
- Debugging And Monitoring (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明はバス制御方式に関し、特に多重化されたプロセ
ッサにより制御される共通装置のバス制御方式に関する
。
ッサにより制御される共通装置のバス制御方式に関する
。
従来技術
従来、この種のバス制御方式は、多重化されたプロセッ
サの１つが共通バスを専有した状態で障害となった場合
、共通バスを障害プロセッサから切離すことができない
構成となっている。そのために障害プロセッサと同様に
、共通バスによってバス制御回路を介して共通装置と連
結されている他のプロセッサから共通装置への制御が不
可能となるという欠点がある。
サの１つが共通バスを専有した状態で障害となった場合
、共通バスを障害プロセッサから切離すことができない
構成となっている。そのために障害プロセッサと同様に
、共通バスによってバス制御回路を介して共通装置と連
結されている他のプロセッサから共通装置への制御が不
可能となるという欠点がある。
発明の目的
本発明は、プロセッサからの制御によらずとも共通バス
を障害プロセッサから切離すような回路をバス制御回路
に付加するようにして上記欠点を解決し、残余のプロセ
ッサから共通装置を制御可能としたバス制御方式を提供
することを目的とする。
を障害プロセッサから切離すような回路をバス制御回路
に付加するようにして上記欠点を解決し、残余のプロセ
ッサから共通装置を制御可能としたバス制御方式を提供
することを目的とする。
発明の構成
本発明によるバス制御方式は、プロセッサの共通装置へ
の制御の中断を検出してこの中断が所定時間経過したと
きに共通バス占有解除信号を発生する手段を、当該プロ
セッサに対応するバス制御回路に夫々設け、このプロセ
ッサと共通バスとの連結をこの解除信号により断とする
ようにしたことを特徴としている。
の制御の中断を検出してこの中断が所定時間経過したと
きに共通バス占有解除信号を発生する手段を、当該プロ
セッサに対応するバス制御回路に夫々設け、このプロセ
ッサと共通バスとの連結をこの解除信号により断とする
ようにしたことを特徴としている。
実施例
以下に、図面を用いて本発明の詳細な説明する。
第１図は本発明の実施例の概略ブロック図であす、プロ
セッサ１はプロセッサバス１ａによりバス制御回路３に
、プロセッサ２はプロセッサバス２ａによりバス制御回
路４に夫々接続される。バス制御回路３及び４はバス制
御線３ａ及び４ａにより相互に接続される。共通装置５
は共通バス５ａによりバス制御回路３及び４に接続され
る。
セッサ１はプロセッサバス１ａによりバス制御回路３に
、プロセッサ２はプロセッサバス２ａによりバス制御回
路４に夫々接続される。バス制御回路３及び４はバス制
御線３ａ及び４ａにより相互に接続される。共通装置５
は共通バス５ａによりバス制御回路３及び４に接続され
る。
第２図はバス制御回路３の詳細図である。バス制御回路
４はバス制御回路３と同様な回路であり、ここではバス
制御回路３を例に説明する。プロセッサバス１ａは制御
部３１と双方向ゲート回路３７に接続される。制御部３
１からの制御線３ｂ及び３ＣはＯＲ回路３２を介してカ
ウンタ回路３４のリセット端子へ接続される。制御線３
ｂはまだフリップフロップ回路３６に接続される。クロ
ック発生回路３５はカウンタ回路３４に接続され、カウ
ンタ回路３４からの制御ｍ３ｅと制御部３１からの制御
線３ｄはＯＲ回路３３を介してフリップフロップ回路３
６に接続される。フリップフロップ回路３６からのバス
制御線３ａはバス制御回路４に接続されると同時に双方
向ゲート回路３７と制（財）部３１とＡＮＤ回路３８に
接続される。バス制御回路４からのバス制御線４ａは制
御部３１とＡＮＤ回路３８とインバータ回路３９を介し
てフリップフロップ回路３６に接続される。ＡＮＤ回路
３８からの制御線３５はＯＲ回路３３を介してフリップ
フロップ回路３６に接続される。
４はバス制御回路３と同様な回路であり、ここではバス
制御回路３を例に説明する。プロセッサバス１ａは制御
部３１と双方向ゲート回路３７に接続される。制御部３
１からの制御線３ｂ及び３ＣはＯＲ回路３２を介してカ
ウンタ回路３４のリセット端子へ接続される。制御線３
ｂはまだフリップフロップ回路３６に接続される。クロ
ック発生回路３５はカウンタ回路３４に接続され、カウ
ンタ回路３４からの制御ｍ３ｅと制御部３１からの制御
線３ｄはＯＲ回路３３を介してフリップフロップ回路３
６に接続される。フリップフロップ回路３６からのバス
制御線３ａはバス制御回路４に接続されると同時に双方
向ゲート回路３７と制（財）部３１とＡＮＤ回路３８に
接続される。バス制御回路４からのバス制御線４ａは制
御部３１とＡＮＤ回路３８とインバータ回路３９を介し
てフリップフロップ回路３６に接続される。ＡＮＤ回路
３８からの制御線３５はＯＲ回路３３を介してフリップ
フロップ回路３６に接続される。
次にその動作を説明する。プロセッサ１は共通バス５ａ
を占有して共通装置を制御しようとするときに、バス制
御回路４が共通バス５ａを占有していないことをバス制
御線４ａと制御部３１とプロ３− セッサバス１ａを介して知ると、制御部３１に共通バス
５ａを占有することを要求する。制御部３１はこの要求
により制御線３ｂによりＯＲ回路３２を介してクロック
発生回路３５からのクロックを計数しているカウンタ回
路３４をリセットすると同時にフリツプフロツプ回路３
６をセットしようとする。フリップフロップ回路３６は
制御線３ｂが入力されたとき、データ端子に高レベルが
入力されている時にのみセットされ、低レベルが入力さ
れているとリセットされる。よって、バス制御回路４が
共通バス５ａを占有しているとバス制御線４ａは高レベ
ルとなっており、インバータ回路３９を介してフリップ
フロップ回路３６のデータ端子には低レベルが入力され
るのでフリップフロップ回路３６はセットされない。
を占有して共通装置を制御しようとするときに、バス制
御回路４が共通バス５ａを占有していないことをバス制
御線４ａと制御部３１とプロ３− セッサバス１ａを介して知ると、制御部３１に共通バス
５ａを占有することを要求する。制御部３１はこの要求
により制御線３ｂによりＯＲ回路３２を介してクロック
発生回路３５からのクロックを計数しているカウンタ回
路３４をリセットすると同時にフリツプフロツプ回路３
６をセットしようとする。フリップフロップ回路３６は
制御線３ｂが入力されたとき、データ端子に高レベルが
入力されている時にのみセットされ、低レベルが入力さ
れているとリセットされる。よって、バス制御回路４が
共通バス５ａを占有しているとバス制御線４ａは高レベ
ルとなっており、インバータ回路３９を介してフリップ
フロップ回路３６のデータ端子には低レベルが入力され
るのでフリップフロップ回路３６はセットされない。
バス制御回路４が共通バス５ａを占有していないときに
は、バス制御線４ａは低レベルとなり、インバータ回路
３９を介してフリップフロップ回路３６のデータ端子に
は高レベルが入力されるので７リツプフロツプ回路３６
はセットされる。フリップ４− フロップ回路３６がセットされるとバス制御線３ａによ
り双方向ゲート回路３７のゲ−１・を開け、プロセッサ
バス１ａと共通バス５ａを接続して共通バス５ａを占有
すると同時に共通バス５ａを占有したことをバス制御回
路４と制御部３１を介してプロセッサ１へ知らせる。
は、バス制御線４ａは低レベルとなり、インバータ回路
３９を介してフリップフロップ回路３６のデータ端子に
は高レベルが入力されるので７リツプフロツプ回路３６
はセットされる。フリップ４− フロップ回路３６がセットされるとバス制御線３ａによ
り双方向ゲート回路３７のゲ−１・を開け、プロセッサ
バス１ａと共通バス５ａを接続して共通バス５ａを占有
すると同時に共通バス５ａを占有したことをバス制御回
路４と制御部３１を介してプロセッサ１へ知らせる。
ここで、バス制御回路３が共通バス５ａを占有する直前
にバス制御回路４が共通バス５ａを占有してし捷つだ場
合、バス制御線４ａは高レベルとなりインバータ回路３
９を介してフリップフロップ回路３６のデータ端子には
低レベルが入力されるので、バス制御回路３はプロセッ
サ１からの共通バス占有要求により７リツプフロツプ回
路３６をセットしようとしてもフリップフロップ回路３
６はデータ端子に高レベルが入力されていなければセッ
トできないので、共通バス５ａを占有することはできな
い。
にバス制御回路４が共通バス５ａを占有してし捷つだ場
合、バス制御線４ａは高レベルとなりインバータ回路３
９を介してフリップフロップ回路３６のデータ端子には
低レベルが入力されるので、バス制御回路３はプロセッ
サ１からの共通バス占有要求により７リツプフロツプ回
路３６をセットしようとしてもフリップフロップ回路３
６はデータ端子に高レベルが入力されていなければセッ
トできないので、共通バス５ａを占有することはできな
い。
また、バス制御回路３と４が同時に共通バス５ａを占有
しようとした場合、共通バスを占有したことを示す信号
がバス制御回路３からのバス制御線３ａとバス制御回路
４からのバス制御線４ａによってＡＮＤ回路３８に入力
され、ＡＮＤ回路３８はバス制御線３ａと４ａの信号を
同時に受けたことにより、制御線３ｆとＯＲ回路３３を
介してフリップフロップ回路３６をリセットする。これ
により共通バス５ａはバス制御回路３から切離される。
しようとした場合、共通バスを占有したことを示す信号
がバス制御回路３からのバス制御線３ａとバス制御回路
４からのバス制御線４ａによってＡＮＤ回路３８に入力
され、ＡＮＤ回路３８はバス制御線３ａと４ａの信号を
同時に受けたことにより、制御線３ｆとＯＲ回路３３を
介してフリップフロップ回路３６をリセットする。これ
により共通バス５ａはバス制御回路３から切離される。
バス制御回路３が共通バス５ａを占有したならハ、フロ
セッサ１はフロセッサバス１ａと共通バス５ａを介して
共通装置５の制御を開始する。制御部３１はこの制御を
監視しており、制御信号を受信する度に制御線３Ｃによ
りＯＲ回路３２を介してカウンタ回路３４をリセットす
る。プロセッサ１は共通装置５の制御が終了すると制御
部３１に共通バス５ａを切離すことを要求する。制御部
３１はこの要求を受けると制御線３ｄによりＯＲ回路３
３を介してフリップフロップ回路３６をリセットし、バ
ス制御線３ａにより双方向ゲート回路３７のゲートを閉
じ、共通バス５ａを切離す。
セッサ１はフロセッサバス１ａと共通バス５ａを介して
共通装置５の制御を開始する。制御部３１はこの制御を
監視しており、制御信号を受信する度に制御線３Ｃによ
りＯＲ回路３２を介してカウンタ回路３４をリセットす
る。プロセッサ１は共通装置５の制御が終了すると制御
部３１に共通バス５ａを切離すことを要求する。制御部
３１はこの要求を受けると制御線３ｄによりＯＲ回路３
３を介してフリップフロップ回路３６をリセットし、バ
ス制御線３ａにより双方向ゲート回路３７のゲートを閉
じ、共通バス５ａを切離す。
ここで、プロセッサ１が共通バス５ａを切離すことを要
求する前に障害となり共通バス５ａを占有した捷まとな
った場合、クロック発生回路３５からのクロックを計数
しているカウンタ回路３４は制御線３Ｃからのリセット
信号が入力されないため一定時間後にオーバーフローす
る。カウンタ回路３４はオーバーフローすると制御線３
ｅによりＯＲ回路３３を介してフリップフロップ回路３
６をリセリトン、バス制御線３ａにより双方向ゲート回
路３７のゲートが閉じて共通バス５ａは切離される。す
なわちカウンタ回路３４はプロセッサ１からの共通バス
占有要求によりリセットされた後、プロセッサ１が共通
装置５へ制御信号を送信するたびにリセットされるだめ
、オーバーフローに至らずフリップフロップ回路３６か
りセットされないので共通バス５ａを占有し続けること
ができるのであるが、フロセッサ１が共通装置５の制御
を停止したのにもかかわらず共通バス５ａの切離しを要
求しなかった場合にも、カウンタ回路３４のオーバーフ
ローによる制御線３ｅによってフリップフロップ回路３
６がリセットされ共通バス５ａを切離すことができる。
求する前に障害となり共通バス５ａを占有した捷まとな
った場合、クロック発生回路３５からのクロックを計数
しているカウンタ回路３４は制御線３Ｃからのリセット
信号が入力されないため一定時間後にオーバーフローす
る。カウンタ回路３４はオーバーフローすると制御線３
ｅによりＯＲ回路３３を介してフリップフロップ回路３
６をリセリトン、バス制御線３ａにより双方向ゲート回
路３７のゲートが閉じて共通バス５ａは切離される。す
なわちカウンタ回路３４はプロセッサ１からの共通バス
占有要求によりリセットされた後、プロセッサ１が共通
装置５へ制御信号を送信するたびにリセットされるだめ
、オーバーフローに至らずフリップフロップ回路３６か
りセットされないので共通バス５ａを占有し続けること
ができるのであるが、フロセッサ１が共通装置５の制御
を停止したのにもかかわらず共通バス５ａの切離しを要
求しなかった場合にも、カウンタ回路３４のオーバーフ
ローによる制御線３ｅによってフリップフロップ回路３
６がリセットされ共通バス５ａを切離すことができる。
プロセッサ１が共通装置５の制御を停止してからカウン
タ回路３４のオーバーフローによる共通バス５ａの切離
しまでの時間は、クロック発生回路３３の発生するクロ
ック周波数を変えることによシ変更が可能である。
タ回路３４のオーバーフローによる共通バス５ａの切離
しまでの時間は、クロック発生回路３３の発生するクロ
ック周波数を変えることによシ変更が可能である。
尚、上記においては、プロセッサが２重化されている場
合につき述べだが、３重化以上の場合にも同様に適用可
能であることは勿論である。
合につき述べだが、３重化以上の場合にも同様に適用可
能であることは勿論である。
発明の効果
本発明によれば、プロセッサの制御によることなく共通
バスを占有状態から自動的に切離し解除することが可能
であるので、一つのプロセッサが共通バス占有状態のま
＼障害となっても他のプロセッサにより共通バスを介し
て共通装置を制御できるという効果がある。
バスを占有状態から自動的に切離し解除することが可能
であるので、一つのプロセッサが共通バス占有状態のま
＼障害となっても他のプロセッサにより共通バスを介し
て共通装置を制御できるという効果がある。
第１図は本発明の実施例のブロック図、第２図は第１図
の１部具体例の回路図である。 主要部分の符号の説明 ■、２・・・プロセッサ ３，４・・・バス制御回路−
ｑ −＾＾罐 ５・・・共通装置 ５ａ・・・共通バス３１・・・制御
部 ３４・カウンタ ３５・・・クロック発生回路 ３６・・フリップフロップ ３７・・・双方向ゲート 代理人 弁理士 柳 川 信 一１〇−
の１部具体例の回路図である。 主要部分の符号の説明 ■、２・・・プロセッサ ３，４・・・バス制御回路−
ｑ −＾＾罐 ５・・・共通装置 ５ａ・・・共通バス３１・・・制御
部 ３４・カウンタ ３５・・・クロック発生回路 ３６・・フリップフロップ ３７・・・双方向ゲート 代理人 弁理士 柳 川 信 一１〇−
Claims (1)
- 複数のプロセッサと、これらプロセッサと夫々対応する
バス制御回路と、前記プロセッサに対して共通の共通装
置と、前記バス制御回路の各々と前記共通装置との間を
連結する共通バスとを有し、前記プロセッサから対応す
るバス制御回路を介して前記共通装置を制御するように
したバス制御方式であって、前記プロセッサの前記共通
装置への制御の中断を検出してこの中断が所定時間経過
したときに共通バス占有解除信号を発生する手段を、当
該プロセッサに対応するバス制御回路に夫々設け、当該
プロセッサと前記共通バスとの連結を前記解除信号によ
り断とするようにしたことを特徴とするバス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59047483A JPS60191353A (ja) | 1984-03-12 | 1984-03-12 | バス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59047483A JPS60191353A (ja) | 1984-03-12 | 1984-03-12 | バス制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60191353A true JPS60191353A (ja) | 1985-09-28 |
Family
ID=12776370
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59047483A Pending JPS60191353A (ja) | 1984-03-12 | 1984-03-12 | バス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60191353A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03138732A (ja) * | 1989-10-25 | 1991-06-13 | Mitsubishi Electric Corp | ２重化マイクロプロセッサの自動切換装置 |
| US8677177B2 (en) | 2009-12-16 | 2014-03-18 | Nec Corporation | Apparatus, a recovery method and a program thereof |
-
1984
- 1984-03-12 JP JP59047483A patent/JPS60191353A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03138732A (ja) * | 1989-10-25 | 1991-06-13 | Mitsubishi Electric Corp | ２重化マイクロプロセッサの自動切換装置 |
| US8677177B2 (en) | 2009-12-16 | 2014-03-18 | Nec Corporation | Apparatus, a recovery method and a program thereof |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP1380952B1 (en) | Fault-tolerant computer system, re-synchronization method thereof and re-synchronization program thereof | |
| JPS57164636A (en) | Control method for transmission system | |
| JP3952298B2 (ja) | 分散型電源システム及び分散型電源システムの制御プログラム | |
| JPS60191353A (ja) | バス制御方式 | |
| CN203733107U (zh) | 一种双机热备系统中快速主备切换装置 | |
| JPH08110888A (ja) | データネットワークを制御する方法及び構成 | |
| JPH0220029B2 (ja) | ||
| JPS59122149A (ja) | 障害監視方式 | |
| JPH0490016A (ja) | データ処理装置 | |
| JP2656563B2 (ja) | 多重・分離装置 | |
| JPH08206Y2 (ja) | 並列多重電子連動装置 | |
| JP2973871B2 (ja) | クロック選択回路 | |
| JPS58114145A (ja) | 主マイクロプロセツサ障害監視方式 | |
| JPS6113627B2 (ja) | ||
| JPH06152570A (ja) | 二重化データ処理装置における系切替え処理方式 | |
| JPH03228160A (ja) | 情報処理システムのバスロック解放方式 | |
| JP2000049841A (ja) | 通信システム | |
| JPH0720115B2 (ja) | ル−プ式伝送処理装置 | |
| JPH0454747A (ja) | データ転送システム | |
| JPH0588926A (ja) | 監視制御系の自動切替回路 | |
| JPH05233576A (ja) | 二重システム | |
| JPS6058745A (ja) | デ−タ伝送装置 | |
| JPS6128146B2 (ja) | ||
| JPS616755A (ja) | デ−タ転送方式 | |
| JPS58125998A (ja) | 遠隔制御方式 |