JPH1093594A - シリアルバスコントローラ - Google Patents
シリアルバスコントローラInfo
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- JPH1093594A JPH1093594A JP8243024A JP24302496A JPH1093594A JP H1093594 A JPH1093594 A JP H1093594A JP 8243024 A JP8243024 A JP 8243024A JP 24302496 A JP24302496 A JP 24302496A JP H1093594 A JPH1093594 A JP H1093594A
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/173—Interprocessor communication using an interconnection network, e.g. matrix, shuffle, pyramid, star, snowflake
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/382—Information transfer, e.g. on bus using universal interface adapter
- G06F13/385—Information transfer, e.g. on bus using universal interface adapter for adaptation of a particular data processing system to different peripheral devices
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Abstract
(57)【要約】
【課題】競合負け直後に直ちに通信バスを解放し通信障
害の発生を防止するとともに、通信終了後通常通信処理
と同時に競合負け処理を可能とする。 【解決手段】通信バス上のクロックＳＣＫ，データＳＤ
Ａと自局出力のクロックＣＫＯ，データＤＡＯとを比較
しこれらデータの不一致である競合負けを検出し競合負
け検出信号ＤＢを発生する競合状態判別部１Ａと、競合
負け検出信号ＤＢの供給に応答して通信バスの解放を含
む通信終了処理制御を行うバス解放制御部３１Ａ及びス
レーブモード設定部３２Ａとを備える。
害の発生を防止するとともに、通信終了後通常通信処理
と同時に競合負け処理を可能とする。 【解決手段】通信バス上のクロックＳＣＫ，データＳＤ
Ａと自局出力のクロックＣＫＯ，データＤＡＯとを比較
しこれらデータの不一致である競合負けを検出し競合負
け検出信号ＤＢを発生する競合状態判別部１Ａと、競合
負け検出信号ＤＢの供給に応答して通信バスの解放を含
む通信終了処理制御を行うバス解放制御部３１Ａ及びス
レーブモード設定部３２Ａとを備える。
Description
【０００１】
【発明の属する技術分野】本発明はシリアルバスコント
ローラに関し、特に通信バス上にマスタ装置となり得る
複数のマイクロコンピュータ応用装置を有するシリアル
バスコントローラに関する。
ローラに関し、特に通信バス上にマスタ装置となり得る
複数のマイクロコンピュータ応用装置を有するシリアル
バスコントローラに関する。
【０００２】
【従来の技術】近年、マイクロコンピュータを使用した
システムすなわちマイクロコンピュータ応用装置が高機
能かつ高性能になるにつれて、通信対象のデータ量が増
大する傾向にあり、これら各装置間でのデータ通信の機
能が重要視されてきている。これは、データ通信におい
て、通信速度が高速であることに加えて、そのデータの
信頼度がより重要であることを意味する。
システムすなわちマイクロコンピュータ応用装置が高機
能かつ高性能になるにつれて、通信対象のデータ量が増
大する傾向にあり、これら各装置間でのデータ通信の機
能が重要視されてきている。これは、データ通信におい
て、通信速度が高速であることに加えて、そのデータの
信頼度がより重要であることを意味する。
【０００３】また、この種のマイクロコンピュータ応用
装置は、その装置自体がデータ通信機能における主導的
地位すなわちマスタ装置機能を持ち得るマスタ候補装置
である。複数のマスタ候補装置が同一通信バス上に存在
するデータ伝送システムでは、マスタ装置及びスレーブ
装置の割当てが明確でないと、正常なデータ通信が成立
しない。そのため、複数のマスタ候補装置が同時にマス
タ装置としての通信を開始すなわち競合したとき、通信
対象データの相互の干渉を用いて１つのマスタ装置を選
択している。したがって、このとき競合負けとなるマス
タ候補装置すなわち競合負けマスタ候補装置が存在する
ことになる。競合負けマスタ候補装置は、他の勝ったマ
スタ候補装置すなわちマスタ装置の通信を妨害しないた
めに、競合負け直後にシリアル通信バスを解放しなけれ
ばならない。同時に、競合負けにより通信失敗となって
しまったシリアル通信処理自体に対する後処理、及び他
のマスタ装置からスレーブ装置としてアサインされた場
合の通信準備をも行う必要がある。
装置は、その装置自体がデータ通信機能における主導的
地位すなわちマスタ装置機能を持ち得るマスタ候補装置
である。複数のマスタ候補装置が同一通信バス上に存在
するデータ伝送システムでは、マスタ装置及びスレーブ
装置の割当てが明確でないと、正常なデータ通信が成立
しない。そのため、複数のマスタ候補装置が同時にマス
タ装置としての通信を開始すなわち競合したとき、通信
対象データの相互の干渉を用いて１つのマスタ装置を選
択している。したがって、このとき競合負けとなるマス
タ候補装置すなわち競合負けマスタ候補装置が存在する
ことになる。競合負けマスタ候補装置は、他の勝ったマ
スタ候補装置すなわちマスタ装置の通信を妨害しないた
めに、競合負け直後にシリアル通信バスを解放しなけれ
ばならない。同時に、競合負けにより通信失敗となって
しまったシリアル通信処理自体に対する後処理、及び他
のマスタ装置からスレーブ装置としてアサインされた場
合の通信準備をも行う必要がある。
【０００４】従来のシリアルバスコントローラのシリア
ルバス競合処理部分をブロックで示す図３を参照する
と、この従来のシリアルバスコントローラは、シリアル
通信バス上のクロックＳＣＫ，データＳＤＡと自局の出
力対象のクロックＣＫＯ，データＤＡＯとを比較し競合
負けを検出し競合負け割込み要求ＩＮＴＤを出力する競
合状態判別部１と、通常のシリアル通信を実行し通信終
了割込み要求ＩＮＴＥを生成するシリアル通信部２と、
シリアル通信部２とＣＰＵバス５との間を接続する内部
バス６と、ＣＰＵ（図示省略）とこのシリアルバスコン
トローラとを接続するＣＰＵバス５とを備える。
ルバス競合処理部分をブロックで示す図３を参照する
と、この従来のシリアルバスコントローラは、シリアル
通信バス上のクロックＳＣＫ，データＳＤＡと自局の出
力対象のクロックＣＫＯ，データＤＡＯとを比較し競合
負けを検出し競合負け割込み要求ＩＮＴＤを出力する競
合状態判別部１と、通常のシリアル通信を実行し通信終
了割込み要求ＩＮＴＥを生成するシリアル通信部２と、
シリアル通信部２とＣＰＵバス５との間を接続する内部
バス６と、ＣＰＵ（図示省略）とこのシリアルバスコン
トローラとを接続するＣＰＵバス５とを備える。
【０００５】シリアル通信部２は、バス解放制御部３１
とスレーブモード設定部３２とを含みシリアルバス通信
動作の制御機能を有する通信制御部３を備える。
とスレーブモード設定部３２とを含みシリアルバス通信
動作の制御機能を有する通信制御部３を備える。
【０００６】次に、図３及び動作の一例をタイムチャー
トで示す図４を参照して従来のシリアルバスコントロー
ラの動作について説明すると、ここでは、説明の便宜
上、複数のマスタ候補装置（以下マスタ装置）による競
合状態が発生した場合の処理の一例について述べる。ま
ず、本シリアルバスコントローラがマスタ装置としてシ
リアルデータ通信動作状態（図４の状態Ｍ）にある時、
競合状態判別部１は、シリアル通信バス上のクロックＳ
ＣＫ，データＳＤＡの状態を取込み、自局の出力しよう
とするクロックＣＫＯ，データＤＡＯとの状態比較を行
なう。この状態比較結果、差異が認められる場合マスタ
装置間の競合に負けたと判断し、競合負け割込み要求Ｉ
ＮＴＤを発生する。
トで示す図４を参照して従来のシリアルバスコントロー
ラの動作について説明すると、ここでは、説明の便宜
上、複数のマスタ候補装置（以下マスタ装置）による競
合状態が発生した場合の処理の一例について述べる。ま
ず、本シリアルバスコントローラがマスタ装置としてシ
リアルデータ通信動作状態（図４の状態Ｍ）にある時、
競合状態判別部１は、シリアル通信バス上のクロックＳ
ＣＫ，データＳＤＡの状態を取込み、自局の出力しよう
とするクロックＣＫＯ，データＤＡＯとの状態比較を行
なう。この状態比較結果、差異が認められる場合マスタ
装置間の競合に負けたと判断し、競合負け割込み要求Ｉ
ＮＴＤを発生する。
【０００７】競合負け割込み処理の中でＣＰＵは、内部
バス６を経由してバス開放制御部３１に他のマスタ装置
の通信を妨害しないよう自局のクロックＣＫＯ，データ
ＤＡＯの出力を中止させて通信バスを開放する処理（図
４のＢ）を行なわせる。また、競合負けにより通信失敗
となってしまったシリアルデータ転送処理自体に対する
後処理を行ない、同時にスレーブモード設定部３２に他
のマスタ装置からスレーブ装置としてアサインされる場
合の通信準備処理（図４のＣ）を行なうよう命令を与え
る。
バス６を経由してバス開放制御部３１に他のマスタ装置
の通信を妨害しないよう自局のクロックＣＫＯ，データ
ＤＡＯの出力を中止させて通信バスを開放する処理（図
４のＢ）を行なわせる。また、競合負けにより通信失敗
となってしまったシリアルデータ転送処理自体に対する
後処理を行ない、同時にスレーブモード設定部３２に他
のマスタ装置からスレーブ装置としてアサインされる場
合の通信準備処理（図４のＣ）を行なうよう命令を与え
る。
【０００８】また、正常に通信終了した場合には、シリ
アル通信部２は通信処理割込み要求ＩＮＴＥを出力し、
ＣＰＵは、スレーブ装置としてアサインされる場合の通
信準備処理を含む通信終了処理及び次の通信準備の処理
（図４のＤ）を実行するよう命令を与える。
アル通信部２は通信処理割込み要求ＩＮＴＥを出力し、
ＣＰＵは、スレーブ装置としてアサインされる場合の通
信準備処理を含む通信終了処理及び次の通信準備の処理
（図４のＤ）を実行するよう命令を与える。
【０００９】これらの処理を終えて、シリアルバスコン
トローラ状態のスレーブ装置またはマスタ装置としての
待機状態ＲＹへと移行する。待機状態ＲＹの後、再度マ
スタ装置として復帰できた場合はマスタ装置状態Ｍとし
て、あるいはスレーブ装置としてアサインされればスレ
ーブ装置状態Ｓとして動作する。しかし、競合負け状態
を検出してから待機状態ＲＹへ移行するまでに、時間差
が生じその間はスレーブ装置としてアサインされても応
答できない通信不能状態Ｖになってしまう。
トローラ状態のスレーブ装置またはマスタ装置としての
待機状態ＲＹへと移行する。待機状態ＲＹの後、再度マ
スタ装置として復帰できた場合はマスタ装置状態Ｍとし
て、あるいはスレーブ装置としてアサインされればスレ
ーブ装置状態Ｓとして動作する。しかし、競合負け状態
を検出してから待機状態ＲＹへ移行するまでに、時間差
が生じその間はスレーブ装置としてアサインされても応
答できない通信不能状態Ｖになってしまう。
【００１０】
【発明が解決しようとする課題】上述した従来のシリア
ルバスコントローラは、競合負け検出からシリアル通信
パス開放及びスレーブ装置移行の準備までを割込み処理
の中で行なっているため、プログラムの処理速度やその
時点のシリアル通信状態に依存して上記シリアル通信バ
ス開放が遅れてしまい通信障害を発生させるという欠点
があった。
ルバスコントローラは、競合負け検出からシリアル通信
パス開放及びスレーブ装置移行の準備までを割込み処理
の中で行なっているため、プログラムの処理速度やその
時点のシリアル通信状態に依存して上記シリアル通信バ
ス開放が遅れてしまい通信障害を発生させるという欠点
があった。
【００１１】また、競合負け検出直後の他マスタ装置か
らのスレーブアサインに対する準備が間に合わずスレー
ブ装置としての応答ができない通信不能状態を生ずると
いう欠点があった。
らのスレーブアサインに対する準備が間に合わずスレー
ブ装置としての応答ができない通信不能状態を生ずると
いう欠点があった。
【００１２】本発明の目的は、上記欠点を解決し、競合
負け直後に直ちに通信バスを解放し通信障害の発生を防
止するとともに、通信終了後通常通信処理と同時に競合
負け処理を可能とするシリアルバスコントローラを提供
することにある。
負け直後に直ちに通信バスを解放し通信障害の発生を防
止するとともに、通信終了後通常通信処理と同時に競合
負け処理を可能とするシリアルバスコントローラを提供
することにある。
【００１３】
【課題を解決するための手段】本発明のシリアルバスコ
ントローラは、複数のマイクロコンピュータを用いたマ
イクロコンピュータ応用装置相互間のシリアルデータ通
信を所定の通信バスを経由して行うための前記マイクロ
コンピュータ応用装置の通信機能であるシリアルバスコ
ントローラにおいて、前記通信バス上のシリアルデータ
と自局の出力のシリアルデータとを比較しこれら両シリ
アルデータの不一致である競合負けを検出し競合負け検
出信号を発生する競合状態判別手段と、前記競合負け検
出信号の供給に応答して前記通信バスの解放を含む通信
終了処理制御を行うハードウェア手段とを備えて構成さ
れている。
ントローラは、複数のマイクロコンピュータを用いたマ
イクロコンピュータ応用装置相互間のシリアルデータ通
信を所定の通信バスを経由して行うための前記マイクロ
コンピュータ応用装置の通信機能であるシリアルバスコ
ントローラにおいて、前記通信バス上のシリアルデータ
と自局の出力のシリアルデータとを比較しこれら両シリ
アルデータの不一致である競合負けを検出し競合負け検
出信号を発生する競合状態判別手段と、前記競合負け検
出信号の供給に応答して前記通信バスの解放を含む通信
終了処理制御を行うハードウェア手段とを備えて構成さ
れている。
【００１４】
【発明の実施の形態】次に、本発明の実施の形態を図３
と共通の構成要素には共通の文字／数字を用いてブロッ
クで示す図１を参照すると、この図に示す本実施の形態
のシリアルバスコントローラは、従来と共通のＣＰＵバ
ス５に加えて、競合状態判別部１の代りに競合負けの検
出に応答してフラグ確認信号Ｆを発生する競合負けフラ
グ１１を備えるとともに競合負け信号ＤＢを出力する競
合状態判別部１Ａと、シリアル通信部２の代りに競合負
け信号ＤＢの供給にそれぞれ応答してハードウェアによ
る通信バス解放処理を行うバス解放制御部３１Ａとスレ
ーブモード設定処理を行うスレーブモード設定部３２Ａ
とを含みシリアルバス通信動作の制御機能を有する通信
制御部３Ａを備えるシリアル通信部２Ａと、競合負け信
号ＤＢの供給に応答して競合負け割込み要求信号を通信
終了割込み要求ＩＮＴＥのタイミングに同期した割込み
要求信号ＩＮＴとして発生する割込み要求制御部４とを
備える。
と共通の構成要素には共通の文字／数字を用いてブロッ
クで示す図１を参照すると、この図に示す本実施の形態
のシリアルバスコントローラは、従来と共通のＣＰＵバ
ス５に加えて、競合状態判別部１の代りに競合負けの検
出に応答してフラグ確認信号Ｆを発生する競合負けフラ
グ１１を備えるとともに競合負け信号ＤＢを出力する競
合状態判別部１Ａと、シリアル通信部２の代りに競合負
け信号ＤＢの供給にそれぞれ応答してハードウェアによ
る通信バス解放処理を行うバス解放制御部３１Ａとスレ
ーブモード設定処理を行うスレーブモード設定部３２Ａ
とを含みシリアルバス通信動作の制御機能を有する通信
制御部３Ａを備えるシリアル通信部２Ａと、競合負け信
号ＤＢの供給に応答して競合負け割込み要求信号を通信
終了割込み要求ＩＮＴＥのタイミングに同期した割込み
要求信号ＩＮＴとして発生する割込み要求制御部４とを
備える。
【００１５】次に、図１及び動作の一例をタイムチャー
トで示す図２を参照して本実施の形態の動作について説
明すると、まず、本シリアルバスコントローラがマスタ
装置としてシリアルデータ通信動作状態（図２の状態
Ｍ）にある時、競合状態判別部１Ａは、シリアル通信バ
ス上のクロックＳＣＫ，データＳＤＡの状態を取込み、
自局の出力しようとするクロックＣＫＯ，データＤＡＯ
との状態比較を行なう。この状態比較結果、従来と同様
に差異が認められる場合マスタ装置間の競合に負けたと
判断し、競合負け検出フラグ１１をセットするととも
に、競合負け信号ＤＢを発生する。
トで示す図２を参照して本実施の形態の動作について説
明すると、まず、本シリアルバスコントローラがマスタ
装置としてシリアルデータ通信動作状態（図２の状態
Ｍ）にある時、競合状態判別部１Ａは、シリアル通信バ
ス上のクロックＳＣＫ，データＳＤＡの状態を取込み、
自局の出力しようとするクロックＣＫＯ，データＤＡＯ
との状態比較を行なう。この状態比較結果、従来と同様
に差異が認められる場合マスタ装置間の競合に負けたと
判断し、競合負け検出フラグ１１をセットするととも
に、競合負け信号ＤＢを発生する。
【００１６】通信制御部３Ａ内のバス開放制御部３１Ａ
は、競合負け信号ＤＢの発生により他のマスタ装置の通
信を妨害しないように自局のクロックＣＫＯ，データＤ
ＡＯの出力を中止させて通信バスを開放する。スレーブ
モード設定部３２Ａは、競合負け信号ＤＢの発生により
他のマスタ装置からスレーブ装置としてアサインされた
場合に備え通信準備処理を行なう。このように本実施の
形態では、競合負けが発生すると直にハードウェア処理
が実行され即時にスレーブ装置としての通信待機状態Ｒ
ＹＳヘ移行することが可能となる。
は、競合負け信号ＤＢの発生により他のマスタ装置の通
信を妨害しないように自局のクロックＣＫＯ，データＤ
ＡＯの出力を中止させて通信バスを開放する。スレーブ
モード設定部３２Ａは、競合負け信号ＤＢの発生により
他のマスタ装置からスレーブ装置としてアサインされた
場合に備え通信準備処理を行なう。このように本実施の
形態では、競合負けが発生すると直にハードウェア処理
が実行され即時にスレーブ装置としての通信待機状態Ｒ
ＹＳヘ移行することが可能となる。
【００１７】割込み要求制御部４は、競合負け信号ＤＢ
を取り込み、シリアル通信部２Ａから出力される通信終
了割込み要求ＩＮＴＥに同期して割込み要求ＩＮＴを発
生する。競合負けにより通信失敗となってしまったシリ
アルデータ通信処理自体に対する後処理（図２のＡ）
は、割込み要求ＩＮＴＥによる割込み処理中に行なう。
この処理Ａはスレーブ装置としてアサインされる場合の
通信準備処理を含む通信終了処理及び次の通信準備の処
理を含む。また、割込み処理中に競合負け検出フラグ１
１をフラグ確認信号Ｆで確認し、セットされていれぱ競
合負けが発生したので再転送などの手続きを行なう。
を取り込み、シリアル通信部２Ａから出力される通信終
了割込み要求ＩＮＴＥに同期して割込み要求ＩＮＴを発
生する。競合負けにより通信失敗となってしまったシリ
アルデータ通信処理自体に対する後処理（図２のＡ）
は、割込み要求ＩＮＴＥによる割込み処理中に行なう。
この処理Ａはスレーブ装置としてアサインされる場合の
通信準備処理を含む通信終了処理及び次の通信準備の処
理を含む。また、割込み処理中に競合負け検出フラグ１
１をフラグ確認信号Ｆで確認し、セットされていれぱ競
合負けが発生したので再転送などの手続きを行なう。
【００１８】
【発明の効果】以上説明したように、本発明のシリアル
バスコントローラは、通信バス上のシリアルデータと自
局の出力シリアルデータとを比較し競合負け検出信号を
発生する競合状態判別手段と、競合負け検出信号の供給
に応答して通信バスの解放を含む通信終了処理制御を行
うハードウェア手段とを備えることにより、競合負け直
後のバス開放の遅れが無くなり、他のマスタ装置による
シリアルデータ通信への通信障害を回避できるのでシス
テム構築が容易になるという効果がある。
バスコントローラは、通信バス上のシリアルデータと自
局の出力シリアルデータとを比較し競合負け検出信号を
発生する競合状態判別手段と、競合負け検出信号の供給
に応答して通信バスの解放を含む通信終了処理制御を行
うハードウェア手段とを備えることにより、競合負け直
後のバス開放の遅れが無くなり、他のマスタ装置による
シリアルデータ通信への通信障害を回避できるのでシス
テム構築が容易になるという効果がある。
【００１９】また、競合負け後の他のマスタ装置からの
スレーブアサインに対し、プログラムの影響なく応対可
能であるので、スレーブ装置不在による通信不能状態が
なくなるという効果がある。
スレーブアサインに対し、プログラムの影響なく応対可
能であるので、スレーブ装置不在による通信不能状態が
なくなるという効果がある。
【００２０】さらに、競合負けの割込みを通常の通信終
了の割込みタイミングと同様に扱うことにより、処理プ
ログラムの負担が軽減されプログラム開発が容易となる
という効果がある。
了の割込みタイミングと同様に扱うことにより、処理プ
ログラムの負担が軽減されプログラム開発が容易となる
という効果がある。
【図１】本発明のシリアルバスコントローラの一実施の
形態を示すブロック図である。
形態を示すブロック図である。
【図２】本実施の形態のシリアルバスコントローラにお
ける動作の一例を示すタイムチャートである。
ける動作の一例を示すタイムチャートである。
【図３】従来のシリアルバスコントローラの一例を示す
ブロック図である。
ブロック図である。
【図４】従来のシリアルバスコントローラにおける動作
の一例を示すタイムチャートである。
の一例を示すタイムチャートである。
１，１Ａ 競合状態判別部 ２，２Ａ シリアル通信部 ３，３Ａ 通信制御部 ４ 割込み要求制御部 ５ ＣＰＵバス ６ 内部バス １１ 競合負け検出フラグ ３１，３１Ａ バス開放制御部 ３２，３２Ａ スレーブモード設定部
Claims (4)
- 【請求項１】 複数のマイクロコンピュータを用いたマ
イクロコンピュータ応用装置相互間のシリアルデータ通
信を所定の通信バスを経由して行うための前記マイクロ
コンピュータ応用装置の通信機能であるシリアルバスコ
ントローラにおいて、 前記通信バス上のシリアルデータと自局の出力のシリア
ルデータとを比較しこれら両シリアルデータの不一致で
ある競合負けを検出し競合負け検出信号を発生する競合
状態判別手段と、 前記競合負け検出信号の供給に応答して前記通信バスの
解放を含む通信終了処理制御を行うハードウェア手段と
を備えることを特徴とするシリアルバスコントローラ。 - 【請求項２】 前記ハードウェア手段が、前記競合負け
信号の供給に応答して前記通信バスの解放処理を行うバ
ス解放制御部と、 前記競合負け信号の供給に応答して自局が他局のスレー
ブ装置として動作するスレーブモード設定処理を行うス
レーブモード設定部とを備えることを特徴とする請求項
１記載のシリアルバスコントローラ。 - 【請求項３】 前記競合状態判別手段が、前記競合負け
の検出に応答してセットされフラグ確認信号を発生する
競合負けフラグを備えることを特徴とする請求項１記載
のシリアルバスコントローラ。 - 【請求項４】 前記競合負け信号の供給に応答して競合
負け割込み要求信号を通信終了割込み要求のタイミング
に同期した割込み要求信号として発生する割込み要求制
御部とを備えることを特徴とする請求項１記載のシリア
ルバスコントローラ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8243024A JP2968733B2 (ja) | 1996-09-13 | 1996-09-13 | シリアルバスコントローラ |
| EP97115949A EP0829808A3 (en) | 1996-09-13 | 1997-09-12 | Serial bus controller |
| KR1019970047304A KR100256097B1 (ko) | 1996-09-13 | 1997-09-13 | 시리얼 버스 제어기 |
| US08/929,887 US6122694A (en) | 1996-09-13 | 1997-09-15 | Serial bus controller |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8243024A JP2968733B2 (ja) | 1996-09-13 | 1996-09-13 | シリアルバスコントローラ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1093594A true JPH1093594A (ja) | 1998-04-10 |
| JP2968733B2 JP2968733B2 (ja) | 1999-11-02 |
Family
ID=17097744
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8243024A Expired - Fee Related JP2968733B2 (ja) | 1996-09-13 | 1996-09-13 | シリアルバスコントローラ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6122694A (ja) |
| EP (1) | EP0829808A3 (ja) |
| JP (1) | JP2968733B2 (ja) |
| KR (1) | KR100256097B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100524903B1 (ko) * | 1998-06-25 | 2006-02-09 | 삼성전자주식회사 | 고속 직렬 버스 인터페이스를 위한 랜덤 비트 발생장치 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001025918A2 (en) | 1999-10-01 | 2001-04-12 | Accenture Llp | Frameworks for methods and systems of providing netcentric computing |
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- 1997-09-12 EP EP97115949A patent/EP0829808A3/en not_active Withdrawn
- 1997-09-13 KR KR1019970047304A patent/KR100256097B1/ko not_active IP Right Cessation
- 1997-09-15 US US08/929,887 patent/US6122694A/en not_active Expired - Lifetime
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|---|---|
| EP0829808A3 (en) | 2001-04-25 |
| EP0829808A2 (en) | 1998-03-18 |
| KR19980024651A (ko) | 1998-07-06 |
| KR100256097B1 (ko) | 2000-05-01 |
| US6122694A (en) | 2000-09-19 |
| JP2968733B2 (ja) | 1999-11-02 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990713 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070820 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080820 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080820 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090820 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090820 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100820 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100820 Year of fee payment: 11 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100820 Year of fee payment: 11 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110820 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120820 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120820 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130820 Year of fee payment: 14 |
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