JP2749994B2 - 数値制御装置 - Google Patents
数値制御装置Info
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- JP2749994B2 JP2749994B2 JP32446390A JP32446390A JP2749994B2 JP 2749994 B2 JP2749994 B2 JP 2749994B2 JP 32446390 A JP32446390 A JP 32446390A JP 32446390 A JP32446390 A JP 32446390A JP 2749994 B2 JP2749994 B2 JP 2749994B2
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は数値制御装置の異常発生時の処理に係わり、
特に機械の動作を安全に停止させるようにした数値制御
装置に関する。
特に機械の動作を安全に停止させるようにした数値制御
装置に関する。
（従来の技術） 第９図は、従来技術による数値制御装置の一例を示す
ブロック図である。数値制御装置１は複数のプリント基
板から構成されており、21はMAIN CPUプリント基板であ
り、22はSUB CPUプリント基板であり、23〜25はそれぞ
れI/O（入出力）ユニットプリント基板である。各プリ
ント基板21〜25はバス２で接続されており、バス２は、
MAIN CPUプリント基板21が他の各プリント基板22〜25
をリセット（初期化）する為のリセット信号RS及び異常
が発生したことをMAIN CPUプリント基板21へ知らせる
為の異常割込信号AIを伝送する。
ブロック図である。数値制御装置１は複数のプリント基
板から構成されており、21はMAIN CPUプリント基板であ
り、22はSUB CPUプリント基板であり、23〜25はそれぞ
れI/O（入出力）ユニットプリント基板である。各プリ
ント基板21〜25はバス２で接続されており、バス２は、
MAIN CPUプリント基板21が他の各プリント基板22〜25
をリセット（初期化）する為のリセット信号RS及び異常
が発生したことをMAIN CPUプリント基板21へ知らせる
為の異常割込信号AIを伝送する。
このような数値制御装置１において、例えばI/Oユニ
ットプリント基板25で異常が発生し、動作停止を行なわ
せる場合、I/Oユニットプリント基板25は、 （１）異常が発生したことの異常割込信号AIを出力する
ことにより、MAIN CPUプリント基板21へ通報し、 （２）異常割込信号AIにより通報を受けたMAIN CPUプリ
ント基板21は異常処理を行ない、 （３）リセット（初期化）信号RSを出力することにより
各プリント基板22〜25を一斉にリセット（初期化）して
動作停止させる、 ことを行なっていた。
ットプリント基板25で異常が発生し、動作停止を行なわ
せる場合、I/Oユニットプリント基板25は、 （１）異常が発生したことの異常割込信号AIを出力する
ことにより、MAIN CPUプリント基板21へ通報し、 （２）異常割込信号AIにより通報を受けたMAIN CPUプリ
ント基板21は異常処理を行ない、 （３）リセット（初期化）信号RSを出力することにより
各プリント基板22〜25を一斉にリセット（初期化）して
動作停止させる、 ことを行なっていた。
以上ではI/Oユニットプリント基板25が異常が発生し
た場合について説明したが、他のどのプリント基板で異
常が発生しても上記（１）→（２）→（３）の動作が行
なわれていた。
た場合について説明したが、他のどのプリント基板で異
常が発生しても上記（１）→（２）→（３）の動作が行
なわれていた。
（発明が解決しようとする課題） 以上のように、従来の技術では異常発生の通報を１つ
のMAIN CPUが受けてから他のCPU,I/Oユニットをリセッ
ト信号で停止させるために、MAIN CPU自身に異常が発生
した場合、異常処理が行なわれずリセット信号RSが出力
されない恐れがある。また、制御対象によっては異常を
検出した後、制御して停止させた方がより早く動作停止
をさせることが出来る場合があるが、リセット信号によ
って制御が中断されるため上記のような場合に対応でき
ない。すなわち、１つ又は複数のCPUと、複数のI/Oユニ
ットとをバスによって接続して構成される数値制御装置
においては、異常が発生して動作停止を行なわせる場
合、リセット信号RSを使って行なっていたため、異常発
生時の場合に制御を途中で中断させてしまうことがあ
り、安全な動作停止がなされないという問題があった。
のMAIN CPUが受けてから他のCPU,I/Oユニットをリセッ
ト信号で停止させるために、MAIN CPU自身に異常が発生
した場合、異常処理が行なわれずリセット信号RSが出力
されない恐れがある。また、制御対象によっては異常を
検出した後、制御して停止させた方がより早く動作停止
をさせることが出来る場合があるが、リセット信号によ
って制御が中断されるため上記のような場合に対応でき
ない。すなわち、１つ又は複数のCPUと、複数のI/Oユニ
ットとをバスによって接続して構成される数値制御装置
においては、異常が発生して動作停止を行なわせる場
合、リセット信号RSを使って行なっていたため、異常発
生時の場合に制御を途中で中断させてしまうことがあ
り、安全な動作停止がなされないという問題があった。
本発明は上述のような事情によりなされたものであ
り、本発明の目的は、制御対象に応じた動作停止を行な
わせることにより、安全に機械の動作を停止させる数値
制御装置を提供することである。
り、本発明の目的は、制御対象に応じた動作停止を行な
わせることにより、安全に機械の動作を停止させる数値
制御装置を提供することである。
（課題を解決するための手段） 従来異常発生の通報が１つのCPUを経て他のCPU,I/Oユ
ニットに伝送される点が問題であるので、異常発生の通
報を全てのプリント基板に対して行ない得るようにする
ことにより上記問題は解決できる。また、後者の問題に
対しては、リセット信号で一義的に停止させるのではな
く、異常発生を通報する信号を基にして各CPU,I/Oユニ
ット毎に異常割込を発生させるか、又は停止信号を発生
させるかを選択することにより解決できる。
ニットに伝送される点が問題であるので、異常発生の通
報を全てのプリント基板に対して行ない得るようにする
ことにより上記問題は解決できる。また、後者の問題に
対しては、リセット信号で一義的に停止させるのではな
く、異常発生を通報する信号を基にして各CPU,I/Oユニ
ット毎に異常割込を発生させるか、又は停止信号を発生
させるかを選択することにより解決できる。
以上より、本発明では異常発生の通報と動作停止指令
を行なうための動作停止信号をバスにより伝送し、前記
動作停止信号をCPU,I/Oユニットの全てに入力するよう
にしている。また、各CPU,I/Oユニットには、異常を検
知した時に前記動作停止信号を出力する異常処理通報手
段と、他のCPU又はI/Oユニットにより出力された動作停
止信号を受けて割込信号又は停止信号を出力する異常処
理選択手段とを設け、更に必要に応じて前記割込信号に
よる動作停止処理が一定時間以内に完了しなかった場
合、前記割込信号を停止信号に切換える異常処理完了監
視手段を設けることにより、前記課題を解決している。
を行なうための動作停止信号をバスにより伝送し、前記
動作停止信号をCPU,I/Oユニットの全てに入力するよう
にしている。また、各CPU,I/Oユニットには、異常を検
知した時に前記動作停止信号を出力する異常処理通報手
段と、他のCPU又はI/Oユニットにより出力された動作停
止信号を受けて割込信号又は停止信号を出力する異常処
理選択手段とを設け、更に必要に応じて前記割込信号に
よる動作停止処理が一定時間以内に完了しなかった場
合、前記割込信号を停止信号に切換える異常処理完了監
視手段を設けることにより、前記課題を解決している。
（作用） 本発明の数値制御装置は、１つ又は複数のCPUと、複
数のI/Oユニットと、前記CPU及びI/Oユニットを接続す
るバスとで構成されると共に、前記バスにより異常発生
の通報及び動作停止指令を行なうための動作停止信号を
伝送しているので、動作停止信号により各プリント基板
が制御対象に応じた動作停止を行なうことができ、これ
により安全な動作停止を実現することができる。
数のI/Oユニットと、前記CPU及びI/Oユニットを接続す
るバスとで構成されると共に、前記バスにより異常発生
の通報及び動作停止指令を行なうための動作停止信号を
伝送しているので、動作停止信号により各プリント基板
が制御対象に応じた動作停止を行なうことができ、これ
により安全な動作停止を実現することができる。
（実施例） 第１図は本発明の数値制御装置の一実施例を示すブロ
ック図であり、従来技術を示す第９図と同一番号で示さ
れている構成要素についての機能，処理は同一である。
第２図は本発明による各CPU,I/Oユニットの一例を示す
構成図であり、第３図は他の例を示す構成図であり、第
４図（Ａ）〜（Ｈ）はその動作例を説明する為のタイム
チャートである。
ック図であり、従来技術を示す第９図と同一番号で示さ
れている構成要素についての機能，処理は同一である。
第２図は本発明による各CPU,I/Oユニットの一例を示す
構成図であり、第３図は他の例を示す構成図であり、第
４図（Ａ）〜（Ｈ）はその動作例を説明する為のタイム
チャートである。
以下これらの図を参照して本発明を説明する。
先ず第１図及び第２図において、例えば第１図に示す
I/Oユニットプリント基板25で異常が発生した場合、異
常検出信号ARを受けた異常発生通報手段６により動作停
止信号OSがバス２上に出力される。動作停止信号OSを受
けた各プリント基板の異常処理選択手段７は、制御対象
に応じて割込信号IR又は停止信号HSを出力することによ
り、各プリント基板は異常発生による動作停止処理を一
斉に行なう。
I/Oユニットプリント基板25で異常が発生した場合、異
常検出信号ARを受けた異常発生通報手段６により動作停
止信号OSがバス２上に出力される。動作停止信号OSを受
けた各プリント基板の異常処理選択手段７は、制御対象
に応じて割込信号IR又は停止信号HSを出力することによ
り、各プリント基板は異常発生による動作停止処理を一
斉に行なう。
また、第３図は第２図のI/Oユニットの他の例を示し
ており、第３図に示す構成においては新たに異常処理完
了監視手段８が設けられている。そして異常処理選択手
段７で割込信号IRが選択されている場合、割込信号IRに
よる動作停止処理が一定時間以内（通常に動作停止処理
が行なわれる時間）に完了しないと、異常処理完了監視
手段８より出力される切換信号SWにより、異常処理選択
手段７より出力されている割込信号IRを停止信号HSに切
換えることにより動作停止が行なわれる。
ており、第３図に示す構成においては新たに異常処理完
了監視手段８が設けられている。そして異常処理選択手
段７で割込信号IRが選択されている場合、割込信号IRに
よる動作停止処理が一定時間以内（通常に動作停止処理
が行なわれる時間）に完了しないと、異常処理完了監視
手段８より出力される切換信号SWにより、異常処理選択
手段７より出力されている割込信号IRを停止信号HSに切
換えることにより動作停止が行なわれる。
第４図（Ａ）〜（Ｈ）がその時の動作例を示すタイム
チャートであり、破線で示してある部分は一定時間Ｔ以
内に動作停止処理が完了して、異常処理完了信号APが入
力された様子を示す。第４図（Ａ）は異常検出信号ARの
タイミングを示しており、異常検出（タイミングt1）に
より動作停止信号OSが出力されると共に、割込信号IRが
出力される。第４図（Ｄ）は回路系のクロックを示して
おり、同図（Ｅ）は異常処理完了監視手段８内のタイマ
ー出力を示しており、割込信号IRの出力時（t1）より一
定時間Ｔを計測する。タイマーが一定時間Ｔを計測する
と（タイミングt2）、同図（Ｆ）のように切換信号SWが
出力されると共に、同図（Ｇ）のように停止信号HSが出
力される。
チャートであり、破線で示してある部分は一定時間Ｔ以
内に動作停止処理が完了して、異常処理完了信号APが入
力された様子を示す。第４図（Ａ）は異常検出信号ARの
タイミングを示しており、異常検出（タイミングt1）に
より動作停止信号OSが出力されると共に、割込信号IRが
出力される。第４図（Ｄ）は回路系のクロックを示して
おり、同図（Ｅ）は異常処理完了監視手段８内のタイマ
ー出力を示しており、割込信号IRの出力時（t1）より一
定時間Ｔを計測する。タイマーが一定時間Ｔを計測する
と（タイミングt2）、同図（Ｆ）のように切換信号SWが
出力されると共に、同図（Ｇ）のように停止信号HSが出
力される。
上述のようにして、異常発生時にリセット信号を用い
ることなく、各プリント基板を一斉に動作停止の処理と
して作動させることができるのである。
ることなく、各プリント基板を一斉に動作停止の処理と
して作動させることができるのである。
第５図は異常発生通報手段６の回路例を示しており、
Ｄタイプのフリップフロップ61で構成されており、Ｒ端
子にはパワーオン時にリセット信号RSが入力され、Ｑ出
力より動作停止信号OSが出力されるようになっている。
また、第６図は異常処理選択手段７の回路例を示してお
り、アンド回路71,72及びインバータ回路73で構成され
ている。更に第７図は異常処理完了監視手段８の回路例
を示しており、クロックを計数するタイマー回路81と、
タイマー回路81の出力に従って動作するＤタイプのフリ
ップフロップ82と、タイマー回路81を制御するアンド回
路83とで構成されている。
Ｄタイプのフリップフロップ61で構成されており、Ｒ端
子にはパワーオン時にリセット信号RSが入力され、Ｑ出
力より動作停止信号OSが出力されるようになっている。
また、第６図は異常処理選択手段７の回路例を示してお
り、アンド回路71,72及びインバータ回路73で構成され
ている。更に第７図は異常処理完了監視手段８の回路例
を示しており、クロックを計数するタイマー回路81と、
タイマー回路81の出力に従って動作するＤタイプのフリ
ップフロップ82と、タイマー回路81を制御するアンド回
路83とで構成されている。
なお、第８図（Ａ）は停止信号HSを選択する場合の異
常処理選択手段７の回路例を示し、同図（Ｂ）は割込信
号IRを選択する場合の異常処理選択手段７の回路例を示
している。
常処理選択手段７の回路例を示し、同図（Ｂ）は割込信
号IRを選択する場合の異常処理選択手段７の回路例を示
している。
（発明の効果） 本発明により各プリント基板が一斉にリセットされる
ことなく、動作停止信号により制御対象に応じた安全な
動作停止を一斉に行ない得るという利点がある。
ことなく、動作停止信号により制御対象に応じた安全な
動作停止を一斉に行ない得るという利点がある。
第１図は本発明による数値制御装置のブロック図、第２
図は本発明による各CPU,I/Oユニットの一例を示す構成
図、第３図は他の例を示す構成図、第４図（Ａ）〜
（Ｈ）は第３図の動作例を示すタイムチャート、第５図
は異常発生通報手段の一例を示す回路図、第６図は異常
処理選択手段の一例を示す回路図、第７図は異常処理完
了監視手段の一例を示す回路図、第８図（Ａ），（Ｂ）
は異常処理選択手段の回路例、第９図は従来の数値制御
装置のブロック図である。 １……数値制御装置、２……バス、６……異常発生通報
手段、７……異常処理選択手段、８……異常処理完了監
視手段、21,22,23,24,25……プリント基板、61,82……
フリップフロップ、71,72,83……アンド回路、81……タ
イマー回路、73……インバータ回路。
図は本発明による各CPU,I/Oユニットの一例を示す構成
図、第３図は他の例を示す構成図、第４図（Ａ）〜
（Ｈ）は第３図の動作例を示すタイムチャート、第５図
は異常発生通報手段の一例を示す回路図、第６図は異常
処理選択手段の一例を示す回路図、第７図は異常処理完
了監視手段の一例を示す回路図、第８図（Ａ），（Ｂ）
は異常処理選択手段の回路例、第９図は従来の数値制御
装置のブロック図である。 １……数値制御装置、２……バス、６……異常発生通報
手段、７……異常処理選択手段、８……異常処理完了監
視手段、21,22,23,24,25……プリント基板、61,82……
フリップフロップ、71,72,83……アンド回路、81……タ
イマー回路、73……インバータ回路。
Claims (2)
- 【請求項１】１つ又は複数のCPUと、複数の入出力ユニ
ットと、前記CPU及び前記入出力ユニットを接続するバ
スとで構成される数値制御装置において、前記CPU及び
入出力ユニットの各々に、異常を検出した時に異常検出
信号により動作停止信号を出力し、前記バスに伝送する
異常発生通報手段と、他のCPU又は入出力ユニットによ
り出力された動作停止信号を前記バスより受けて割込信
号又は停止信号を出力する異常処理選択手段とを具備
し、前記動作停止信号が前記CPU及び入出力ユニットの
全てに入力されるようになっていることを特徴とする数
値制御装置。 - 【請求項２】前記割込信号による異常処理がある一定時
間以内に完了しなかった場合、前記割込信号を停止信号
に切換える信号を前記異常処理選択手段に出力する異常
処理完了監視手段を具備した請求項１に記載の数値制御
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32446390A JP2749994B2 (ja) | 1990-11-27 | 1990-11-27 | 数値制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32446390A JP2749994B2 (ja) | 1990-11-27 | 1990-11-27 | 数値制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04192004A JPH04192004A (ja) | 1992-07-10 |
| JP2749994B2 true JP2749994B2 (ja) | 1998-05-13 |
Family
ID=18166095
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32446390A Expired - Fee Related JP2749994B2 (ja) | 1990-11-27 | 1990-11-27 | 数値制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2749994B2 (ja) |
-
1990
- 1990-11-27 JP JP32446390A patent/JP2749994B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04192004A (ja) | 1992-07-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090220 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100220 Year of fee payment: 12 |
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| LAPS | Cancellation because of no payment of annual fees |