JPH02143340A - 電子回路の異常監視方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、電子回路の異常監視方法に関し、特にマイク
ロコンピュータと該マイクロコンピュータの外部の人出
ツノ回路との異状を監視する異常監視方法に関するもの
である。

（従来の技術） マイクロコンピュータを使用した電子回路の異常監視方
法として、ウオッチドツク回路による監視方法が知られ
ている。

第２図はこの種の従来の異状監視回路例を示すブロック
図である。

同図において、１はマイクロコンピュータ、２Ａ、２Ｂ
は入出力回路で、入出力回路２Ａ、２Ｂは、マイクロコ
ンピュータ１と、該マイクロコンピュータ１によって制
御されるそれぞれの機器（図示せず）との間でデータの
入出力を行う。そして、その１つの入出力回路２人は、
マイクロコンピュータ１の制御により、出力端子ＯＵＴ
から所定の周期のパルス信号を出力する。３はウオッチ
ドツク回路で、入出力回路２Ａのパルス信号の周期より
長い所定時間を計時するタイマ（図示せず）を備え、該
パルス信号を監視していて、該パルス信号を受ける毎に
タイマをリセットしてスタートさせ、該所定時間の計時
中にパルス信号が検知されないときは、マイクロコンピ
ュータ１に対してマイクロコンピュータリセット用信号
を出力する。

この異常監視回路によれば、マイクロコンピュータ１と
１つの入出力回路２とが正常であるならば、入出力回路
２Ａからは所定の周期でパルス信号が出力される。ウオ
ッチドツク回路３は、そのタイマが設定している所定時
間内にパルス信号を受けて、該タイマがリセットされ、
その都度再スタートされるので、マイクロコンピュータ
１に対してリセット用信号が出力されることはない。そ
してマイクロコンピュータ１或は入出力回路２Ａの異常
により、パルス信号が停止したり、その周期が乱れたり
すると、ウオッチドツク回路３のタイマが所定時間を計
時する間にパルス信号が検知されなくなり、このときウ
オッチドツク回路３からマイクロコンピュータ１に対し
てリセット用信号が出力される。マイクロコンピュータ
１は該リセット用信号を受けてリセットされて、その異
常による暴走などが解除される。

（発明が解決しようとする課題） マイクロコンピュータ回路を使用した電子回路において
は、マイクロコンピュータ自身と、該マイクロコンピュ
ータによって制御される各電子回路とにそれぞれ異常を
発生することがある。マイクロコンピュータ自身以外の
異常としては、入出力回路の異常が大きなウェイトを占
め、そして各入出力回路は単独で異常を発生することが
ある。

しかしながら、上記の異常監視回路においては、マイク
ロコンピュータ或は特定の１つの入出力回路に異常が発
生したときはこれを検知できるが、他の入出力回路に単
独に異常が発生した場合はこれを検知することができな
いという問題点があった。

本発明の目的は、マイクロコンピュータと、複数の入出
力回路との何れに異常が発生した場合にもこれを検知で
きるようにした電子回路の異常監視方法を提供すること
にある。

（課題を解決するための手段） 本発明は前記問題点を解決するために、マイクロコンピ
ュータと該マイクロコンピュータによって制御される機
器との間でデータの入出力を行う入出力回路からマイク
ロコンピュータの制御により所定の周期のパルス信号を
出力し、ウオッチドツク回路により該パルス信号を監視
して所定時間にわたって該パルス信号が検知されないと
きにマイクロコンピュータリセット用信号を出力する電
子回路の異常監視方法において、マイクロコンピュータ
の制御により複数の前記入出力回路からパルス信号を出
力し、論理積回路によって前記各入出力回路の各パルス
信号の論理積を求め、前記ウオッチドツク回路が前記論
理積によるパルス信号を監視して該論理積によるパルス
信号が前記所定時間にわたって検知されないときにマイ
クロコンピュータリセット用信号を出力する異常監視方
法とした。

（作用） 本発明によれば、マイクロコンピュータと各入出力回路
が共に正常であるならば、各入出力回路から各パルス信
号が出力され、論理積回路よって該各パルス信号の論理
積によるパルス信号に変換されてウオッチドツク回路に
出力される。前記論理積によるパルス信号は各入出力回
路のそれぞれのパルス信号と同期しており、ウオッチド
ツク回路は、その各所定時間内に前記論理積によるパル
ス信号を受けるので、マイクロコンピュータに対してリ
セット用信号を出力しない。そして、マイクロコンピュ
ータ或は各入出力回路の何れかに異常が発生して、各入
出力回路の何れかのパルス信号が停止したり乱れたりす
ると、論理積回路からは正常な周期のパルス信号が得ら
れず、よってウオッチドツク回路は所定時間に該パルス
信号を検知できなくなり、このときリセット用信号が出
力される。

（実施例） 第１図は本発明の一実施例を示す異常監視回路のブロッ
ク図である。

同図において、第２図と同等の部分には同一の符号を付
して示し、以下に異る部分について説明する。

２Ｃは入出力回路で、入出力回路２Ａと同様に、マイク
ロコンピュータ１と、図示しない機器との間でデータの
人出ツノを行うとともに、マイクロコンビコータ１の制
御により、入出力回路２Ａのパルス信号と同期して且つ
各パルス毎に互に同ｍｌ理に相当する重なり部分を有し
たパルス信号をその出力端子ＯＵＴから出力する。４は
論理積回路で、各入出力回路２Ａ、２Ｃの各パルス信号
を受けて、該各パルスの論理値を論理積演算したパルス
信号に変換してウオッチドツク回路３に与える。

次に第】図の異常監視回路の動作を説明する。

第３図はその３部の動作を示すタイミングチャートであ
る。

マイクロコンピュータ１は所定の周期で命令信号Ｍを各
入出力回路２Ａ、２Ｃに対して送出している。該命令信
号Ｍは各入出力回路２Ａ、２Ｃに対するパルス発生命令
信号ＭＡＬ、　ＭＣＩとパルス停止命令信号ＭＡ２．　
ＭＣ２とよりなり、入出力回路２Ａ、２Ｃは、命令信号
Ｍを受ける毎に各命令信号ＭＡ１．　Ｍ＾２、或はＭＣ
ＩとＭＣ２の期間よりなるパルス幅のパルス信号Ａ、Ｃ
を出力する。論理積回路４は、該各パルス信号Ａ、Ｃに
よる論理値を論理積演算したパルス信号りに変換する。

各パルス信号Ａ、Ｃは、それぞれハイレベルとなる期間
が互に重なり合っていて、これらの論理積によるパルス
信号りは、各パルス信号Ａ、Ｃと同期した信号となる。

ウオッチドツク回路３は、パルス信号りを受ける毎にそ
の内部のタイマをリセットし且つ所定時間Ｔを計時する
。該時間Ｔは各パルス信号Ａ、Ｃの周期より長く設定さ
れていて、各パルス信号Ａ、Ｃが正常に発生していると
きは、時間Ｔの計時を完了することなく、リセット用信
号Ｅは発生しない。

マイクロコンピュータ１或は各入出力回路２Ａ。

２Ｃの少なくとも１つの異常により、パルス信号Ａ或は
Ｃが時間Ｔにわたって発生しなくなると、同様にパルス
信号りもなくなり、ウオッチドツク回路３は時間Ｔの計
時を完了して、このときリセット用信号Ｅを出力する。

マイクロコンピュータ１はリセット用信号Ｅを受けてリ
セットされ、マイクロコンピュータ１が異常であった場
合は、その異常による暴走が解除される。

（発明の効果） 以上説明したように本発明によれば、マイクロコンピュ
ータの制御によって複数の入力回路から各パルス信号を
発生して、該各パルス信号の論理積によるパルス信号が
正常であるか否かを検知できるようにしたので、マイク
ロコンピュータと各入出力回路の何れが異常であっても
異常発生を検知することができ、マイクロコンピュータ
制御の信頼性が向上する。

【図面の簡単な説明】

第１図は本発明の実施例を示す異常監視回路のブロック
図、第２図は従来の異常監視回路のブロック図、第３図
は第１図の回路の動作を示すタイミングチャートである
。 １・・・マイクロコンピュータ ２Ａ、２Ｃ・・・入出力回路 ３・・・ウオッチドツク回路 ４・・・論理積回路 特許出願人　　サンデン株式会社 代理人弁理士　　吉［′ｆＵ　　精孝 １芝米の異常監視回了各のフロ・７９図第２図

Claims (1)

1. 【特許請求の範囲】 　マイクロコンピュータと該マイクロコンピュータによ
   って制御される機器との間でデータの入出力を行う入出
   力回路からマイクロコンピュータの制御により所定の周
   期のパルス信号を出力し、ウォッチドック回路により該
   パルス信号を監視して所定時間にわたって該パルス信号
   が検知されないときにマイクロコンピュータリセット用
   信号を出力する電子回路の異常監視方法において、 マイクロコンピュータの制御により複数の前記入出力回
   路からパルス信号を出力し、 論理積回路によって前記各入出力回路の各パルス信号の
   論理積を求め、 前記ウォッチドック回路が前記論理積によるパルス信号
   を監視して該論理積によるパルス信号が前記所定時間に
   わたって検知されないときにマイクロコンピュータリセ
   ット用信号を出力することを特徴とする電子回路の異常
   監視方法。