JPS62168204A - デジタル制御装置 - Google Patents
デジタル制御装置Info
- Publication number
- JPS62168204A JPS62168204A JP60275461A JP27546185A JPS62168204A JP S62168204 A JPS62168204 A JP S62168204A JP 60275461 A JP60275461 A JP 60275461A JP 27546185 A JP27546185 A JP 27546185A JP S62168204 A JPS62168204 A JP S62168204A
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- Pending
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- 230000005856 abnormality Effects 0.000 claims abstract description 26
- 238000012544 monitoring process Methods 0.000 claims abstract description 13
- 230000002159 abnormal effect Effects 0.000 abstract description 10
- 238000001514 detection method Methods 0.000 abstract description 6
- 239000013256 coordination polymer Substances 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 4
- 230000004069 differentiation Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Testing And Monitoring For Control Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
この発明は、被制御系とで閉ループを形成するデジタル
制御装置、特に異常検出に工夫を加えたデジタル制御装
置に関する。
制御装置、特に異常検出に工夫を加えたデジタル制御装
置に関する。
（ロ）従来の技術
従来のデジタル制御装置は、第４図に示すように、複数
のアナログ人力ＦＪ Ａ ｉ ｌ、 Ａ ｉ ｚ、・・
・・・・、Ａｉｎをマルチプレクサ１、Ａ／Ｄ変換器２
を介してＣＰＵ３に取込み、ＣＰＵ３ではリアルタイム
クロック源４よりクロック信号を受け、所定の演算を実
行し、その出力値をＤ／Ａ変換器５でアナログ値に変換
して出力している。このデジタル、制御装置では、異常
検出はリアルタイムクロック異常、アナログ異常、プロ
グラム異常、電源異常、さらにウオッチドックタイマチ
ェック回路６によるＣＰＵ３の演算時間を監視等、部分
的に行うものであった。
のアナログ人力ＦＪ Ａ ｉ ｌ、 Ａ ｉ ｚ、・・
・・・・、Ａｉｎをマルチプレクサ１、Ａ／Ｄ変換器２
を介してＣＰＵ３に取込み、ＣＰＵ３ではリアルタイム
クロック源４よりクロック信号を受け、所定の演算を実
行し、その出力値をＤ／Ａ変換器５でアナログ値に変換
して出力している。このデジタル、制御装置では、異常
検出はリアルタイムクロック異常、アナログ異常、プロ
グラム異常、電源異常、さらにウオッチドックタイマチ
ェック回路６によるＣＰＵ３の演算時間を監視等、部分
的に行うものであった。
（ハ）発明が解決しようとする問題点
従来のデジタル制御装置の異常検出は、上記したように
、部分的である。そのため、完全な異常検出を行おうと
すれば、多種の異常検出機能を持たさねばならない。
、部分的である。そのため、完全な異常検出を行おうと
すれば、多種の異常検出機能を持たさねばならない。
ところで、被制御系とデジタル制御装置は、閉ループを
形成しており、デジタル制御装置の出力状態を監視して
おれば、この制御装置の異常がほぼ検出できる。そのた
め、従来もＤ／Ａ変換器５の出力をマルチプレクサ１及
びＡ／Ｄ変換器２を介してＣＰＵ３にフィードバックし
、元の出力値と比較して、異常検出を行うことも考えら
れていた。しかし、この技術は、マルチプレクサの入力
端をもう１個余分に設ける必要がある等のため、システ
ムが複雑になるところから、実施されるまでは至ってい
なかった。
形成しており、デジタル制御装置の出力状態を監視して
おれば、この制御装置の異常がほぼ検出できる。そのた
め、従来もＤ／Ａ変換器５の出力をマルチプレクサ１及
びＡ／Ｄ変換器２を介してＣＰＵ３にフィードバックし
、元の出力値と比較して、異常検出を行うことも考えら
れていた。しかし、この技術は、マルチプレクサの入力
端をもう１個余分に設ける必要がある等のため、システ
ムが複雑になるところから、実施されるまでは至ってい
なかった。
この発明は、上記に鑑み、簡単な構成で制御出力を含ん
だ異常検出が可能なデジタル制御装置を提供することを
目的としている。
だ異常検出が可能なデジタル制御装置を提供することを
目的としている。
（ニ）問題点を解決するための手段及び作用この発明の
デジタル制御装置は、被制御系よりのアナログ入力量を
Ａ／Ｄ変換器によりデジタル値に変換して取込み、これ
ら入力量に所定の演算を行い、演算結果に応じた出力量
を被制御系に与えるものにおいて、前記演算結果をパル
ス幅で出力するパルス幅出力手段（３，７）と、前記演
算開始から前記パルス幅信号の出力までの時間が予め設
定する所定値を越えたか否かを監視する時間監視手段（
１１，１２，１３，１４）と、前記時間が前記所定値を
越えると異常信号を出力する異常信号出力手段（１４）
とを備えている。
デジタル制御装置は、被制御系よりのアナログ入力量を
Ａ／Ｄ変換器によりデジタル値に変換して取込み、これ
ら入力量に所定の演算を行い、演算結果に応じた出力量
を被制御系に与えるものにおいて、前記演算結果をパル
ス幅で出力するパルス幅出力手段（３，７）と、前記演
算開始から前記パルス幅信号の出力までの時間が予め設
定する所定値を越えたか否かを監視する時間監視手段（
１１，１２，１３，１４）と、前記時間が前記所定値を
越えると異常信号を出力する異常信号出力手段（１４）
とを備えている。
このデジタル制御装置では、所定の時間で演算がなされ
、かつパルス幅信号も出力されると、時間監視手段は演
算時間が所定値を越えたと判断しないので、異常信号出
力手段は異常信号を出力しない。しかし、演算時間が所
定の時間を越えたり、あるいは所定時間を経過してもパ
ルス幅信号が出力されない場合は、時間監視手段は監視
時間が所定値を越えたことを判断し、これに応答して異
常信号出力手段は異常信号を出力する。
、かつパルス幅信号も出力されると、時間監視手段は演
算時間が所定値を越えたと判断しないので、異常信号出
力手段は異常信号を出力しない。しかし、演算時間が所
定の時間を越えたり、あるいは所定時間を経過してもパ
ルス幅信号が出力されない場合は、時間監視手段は監視
時間が所定値を越えたことを判断し、これに応答して異
常信号出力手段は異常信号を出力する。
（ホ）実施例
以下、実施例により、この発明をさらに詳細に説明する
。
。
第１図は、この発明の一実施例を示すデジタル制御装置
の回路ブロック図である。このデジタル制御装置は、被
制御系よりの複数のアナログ入力ｉ Ａ ｉｌ 、Ａ
ｔ ｚ、・・・・・・、Ａｉｎをマルチプレクサｌで受
け、これを時分割的にＡ／Ｄ変換器２を介してデジタル
信号値でＣＰＵ３に取込み、ＣＰＵ３はリアルタイムク
ロック源４よりのリアルタイムクロックＲＴＣを受け、
演算を開始し、所定の出力を出すようになっている。こ
の点において、第４図に示したデジタル制御装置と変わ
りはない。
の回路ブロック図である。このデジタル制御装置は、被
制御系よりの複数のアナログ入力ｉ Ａ ｉｌ 、Ａ
ｔ ｚ、・・・・・・、Ａｉｎをマルチプレクサｌで受
け、これを時分割的にＡ／Ｄ変換器２を介してデジタル
信号値でＣＰＵ３に取込み、ＣＰＵ３はリアルタイムク
ロック源４よりのリアルタイムクロックＲＴＣを受け、
演算を開始し、所定の出力を出すようになっている。こ
の点において、第４図に示したデジタル制御装置と変わ
りはない。
しかし、このデジタル制御装置は、ＣＰＵ３より出力さ
れる出力値が、デジタル出力回路７で出力値に応じた幅
を持つパルス幅信号に変換されて出力される。このパル
ス幅信号は、図示していないが、さらにアナログ量に変
換されて、被制御系に与えられる。
れる出力値が、デジタル出力回路７で出力値に応じた幅
を持つパルス幅信号に変換されて出力される。このパル
ス幅信号は、図示していないが、さらにアナログ量に変
換されて、被制御系に与えられる。
一方、リアルタイムクロック源４よりのリアルタイムク
ロックＲＴＣは、ウオッチドックタイマチェック回路８
に入力され、デジタル出力回路７のパルス幅出力もウオ
ッチドックタイマチェック回路８に入力されている。ウ
オッチドックタイマチェック回路８の詳細を第２図に示
している。リアルタイムクロックｒＸ４より加えられる
リアルタイムクロックＲＴＣはＤ−フリップフロップ１
１のセット入力端に加えられ、一方、デジタル出力回路
７の出力、すなわちパルス幅信号は立下がり微分回路１
２を経て、Ｄ−フリップフロップ１１のリセット端子に
入力されている。また、Ｄ−フリップフロップ１１のセ
ット出力端Ｑは、アンドゲート回路１３の一方の入力端
に接続され、このアンドゲート回路１３の他方の入力端
には、比較的周期の短いクロックパルスＣＰが入力され
ている。従って、このクロックパルスＣＰは、Ｄ−フリ
ップフロップ１１がセット出力を出している間、アンド
ゲート回路１３より出力されることになり、このアンド
ゲート回路１３の出力は、カウンタ１４に入力されて計
数されるようになっている。このカウンタ１４は、予め
設定される所定値のクロックパルスを計数すると、キャ
リー信号（異常出力）を出力する。
ロックＲＴＣは、ウオッチドックタイマチェック回路８
に入力され、デジタル出力回路７のパルス幅出力もウオ
ッチドックタイマチェック回路８に入力されている。ウ
オッチドックタイマチェック回路８の詳細を第２図に示
している。リアルタイムクロックｒＸ４より加えられる
リアルタイムクロックＲＴＣはＤ−フリップフロップ１
１のセット入力端に加えられ、一方、デジタル出力回路
７の出力、すなわちパルス幅信号は立下がり微分回路１
２を経て、Ｄ−フリップフロップ１１のリセット端子に
入力されている。また、Ｄ−フリップフロップ１１のセ
ット出力端Ｑは、アンドゲート回路１３の一方の入力端
に接続され、このアンドゲート回路１３の他方の入力端
には、比較的周期の短いクロックパルスＣＰが入力され
ている。従って、このクロックパルスＣＰは、Ｄ−フリ
ップフロップ１１がセット出力を出している間、アンド
ゲート回路１３より出力されることになり、このアンド
ゲート回路１３の出力は、カウンタ１４に入力されて計
数されるようになっている。このカウンタ１４は、予め
設定される所定値のクロックパルスを計数すると、キャ
リー信号（異常出力）を出力する。
次に、上記実施例デジタル制御装置の動作を、第３図の
タイムチャートを参照して説明する。
タイムチャートを参照して説明する。
先ず、リアルタイムクロック源４よりリアルタイムクロ
ックＲＴＣがＣＰＵ３に入力されると、このクロックに
応答して、ＣＰＵ３は所定の演算動作を開始する。この
演算が終了した時点で、ＣＰＵ３はデジタル出力回路７
よりパルス幅出力を導出するためのオン指令を出力し、
さらに、ＣＰＵ３のデジタル出力値に応答したパルス幅
を出力する時間後に、デジタル出力回路７の出力をオフ
にするためのオフ指令を出力する。これにより、デジタ
ル出力回路７より出力されるパルス幅信号は、第３図（
Ｃ１に示す波形となる。
ックＲＴＣがＣＰＵ３に入力されると、このクロックに
応答して、ＣＰＵ３は所定の演算動作を開始する。この
演算が終了した時点で、ＣＰＵ３はデジタル出力回路７
よりパルス幅出力を導出するためのオン指令を出力し、
さらに、ＣＰＵ３のデジタル出力値に応答したパルス幅
を出力する時間後に、デジタル出力回路７の出力をオフ
にするためのオフ指令を出力する。これにより、デジタ
ル出力回路７より出力されるパルス幅信号は、第３図（
Ｃ１に示す波形となる。
ウオッチドックタイマチェック回路８は、リアルタイム
クロックＲＴＣが入力されると、Ｄ−フリップフロップ
１１がセットされ、次にデジタル出力回路７よりパルス
幅出力が出力されるまで、つまりパルス幅出力の立下が
り点によってＤ−フリップフロップ１１がリセットされ
るまで、Ｄ−フリップフロツプ１１はセット出力端Ｑに
ハイレベル信号を出力する。この期間Ｔｘは、第３図に
示す（ｄｌ監視時間Ｔｘとなる。このＴｘ期間、アンド
ゲート回路１３はクロックパルスＣＰを出力し、監視時
間Ｔｘに亘り、クロックパルスＣＰをカウンタ１４に入
力することになる。従ってカウンタ１４は、監視時間Ｔ
ｘが正常出力に相当する時間内であると、カウントアツ
プせず、異常出力を導出しない。しかし、監視時間Ｔｘ
がカウンタ１４で設定される所定の時間Ｔ０を越えると
、異常を出力信号を出すことになる。これにより、デジ
タル制御装置は異常検出を行うことができる。異常の内
容としては、ＣＰＵ３の演算時間が所定の時間を越えて
異常に長く費やされた場合、あるいはＣＰＵ３の動作時
間は所定の時間であるが、デジタル出力回路７よりパル
ス幅信号が出力されない場合で、この場合にはパルス幅
信号が立下がらないので、Ｄ−フリップフロップ１１は
リセットされず、カウンタ１４はカウントし続けること
になるので、異常出力が出されることになる。
クロックＲＴＣが入力されると、Ｄ−フリップフロップ
１１がセットされ、次にデジタル出力回路７よりパルス
幅出力が出力されるまで、つまりパルス幅出力の立下が
り点によってＤ−フリップフロップ１１がリセットされ
るまで、Ｄ−フリップフロツプ１１はセット出力端Ｑに
ハイレベル信号を出力する。この期間Ｔｘは、第３図に
示す（ｄｌ監視時間Ｔｘとなる。このＴｘ期間、アンド
ゲート回路１３はクロックパルスＣＰを出力し、監視時
間Ｔｘに亘り、クロックパルスＣＰをカウンタ１４に入
力することになる。従ってカウンタ１４は、監視時間Ｔ
ｘが正常出力に相当する時間内であると、カウントアツ
プせず、異常出力を導出しない。しかし、監視時間Ｔｘ
がカウンタ１４で設定される所定の時間Ｔ０を越えると
、異常を出力信号を出すことになる。これにより、デジ
タル制御装置は異常検出を行うことができる。異常の内
容としては、ＣＰＵ３の演算時間が所定の時間を越えて
異常に長く費やされた場合、あるいはＣＰＵ３の動作時
間は所定の時間であるが、デジタル出力回路７よりパル
ス幅信号が出力されない場合で、この場合にはパルス幅
信号が立下がらないので、Ｄ−フリップフロップ１１は
リセットされず、カウンタ１４はカウントし続けること
になるので、異常出力が出されることになる。
なお、上記実施例では、デジタル出力回路７は１点であ
るが、出力が多点の場合、デジタル出力回路の各スター
トを、ＣＰＵ３のプログラムで一致させるようにしてお
けば、この発明を多点出力のデジタル制御装置にも適用
できる。
るが、出力が多点の場合、デジタル出力回路の各スター
トを、ＣＰＵ３のプログラムで一致させるようにしてお
けば、この発明を多点出力のデジタル制御装置にも適用
できる。
また、ＣＰＵ３から出力されるデータは、直接パルス幅
を出力するものであってもよいし、一旦、デジタルでパ
ルス幅出力を数値出力し、それをパルス幅に変換して出
力する形式のものであってもよい。
を出力するものであってもよいし、一旦、デジタルでパ
ルス幅出力を数値出力し、それをパルス幅に変換して出
力する形式のものであってもよい。
（へ）発明の効果
この発明によれば、演算結果に対応する出力値がパルス
幅で出力され、且つ演算開始時点からパルス幅信号が出
力されるまでの時間を監視し、この時間が所定時間を越
えると異常であるとしているので、ＣＰＵのプログラム
異常や、演算時間が所定時間以上に経過した場合の異常
の他、出力そのものの異常も検出することができる。
幅で出力され、且つ演算開始時点からパルス幅信号が出
力されるまでの時間を監視し、この時間が所定時間を越
えると異常であるとしているので、ＣＰＵのプログラム
異常や、演算時間が所定時間以上に経過した場合の異常
の他、出力そのものの異常も検出することができる。
しかも、その回路構成は、演算結果をパルス幅信号に変
換して出力するのみでよいので、この発明の実施にさほ
どのコストアンプを要することなく、簡単に実現するこ
とができる。
換して出力するのみでよいので、この発明の実施にさほ
どのコストアンプを要することなく、簡単に実現するこ
とができる。
第１図は、この発明の一実施例を示すデジタル制御装置
の回路ブロック図、第２図は、同デジタル制御装置のウ
オッチドックタイマチェック回路をさらに具体的に示し
た回路ブロック図、第３図は、同デジタル制御装置の動
作を説明するための波形タイムチャート、第４図は、従
来のデジタル制御装置を説明するための回路ブロック図
である。 １：マルチプレクサ、２ ： Ａ／Ｄ変換器、３ ：
ＣＰＵ、 ４：リアルタイムクロック源、７：
デジタル出力回路、 １１：Ｄ−フリップフロップ、 １４：カウンタ。 特許出願人 株式会社島津製作所代理人
弁理士 中 村 茂 信第１図 第３図 第４図
の回路ブロック図、第２図は、同デジタル制御装置のウ
オッチドックタイマチェック回路をさらに具体的に示し
た回路ブロック図、第３図は、同デジタル制御装置の動
作を説明するための波形タイムチャート、第４図は、従
来のデジタル制御装置を説明するための回路ブロック図
である。 １：マルチプレクサ、２ ： Ａ／Ｄ変換器、３ ：
ＣＰＵ、 ４：リアルタイムクロック源、７：
デジタル出力回路、 １１：Ｄ−フリップフロップ、 １４：カウンタ。 特許出願人 株式会社島津製作所代理人
弁理士 中 村 茂 信第１図 第３図 第４図
Claims (1)
- （１）被制御系よりのアナログ入力量をＡ／Ｄ変換器に
よりデジタル値に変換して取込み、これら入力量に所定
の演算を行い、演算結果に応じた出力量を被制御系に与
えるデジタル制御装置において、 前記演算結果をパルス幅で出力するパルス幅出力手段と
、前記演算開始から前記パルス幅信号の出力までの時間
が予め設定する所定値を越えたか否かを監視する時間監
視手段と、前記時間が前記所定値を越えると異常信号を
出力する異常信号出力手段とを備えたことを特徴とする
デジタル制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60275461A JPS62168204A (ja) | 1985-12-06 | 1985-12-06 | デジタル制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60275461A JPS62168204A (ja) | 1985-12-06 | 1985-12-06 | デジタル制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62168204A true JPS62168204A (ja) | 1987-07-24 |
Family
ID=17555853
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60275461A Pending JPS62168204A (ja) | 1985-12-06 | 1985-12-06 | デジタル制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62168204A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5513319A (en) * | 1993-07-02 | 1996-04-30 | Dell Usa, L.P. | Watchdog timer for computer system reset |
| JP2013200297A (ja) * | 2012-02-22 | 2013-10-03 | Mitsubishi Heavy Ind Ltd | 蒸気表値演算システム、蒸気表値演算方法及び制御装置 |
| CN104899112A (zh) * | 2015-06-29 | 2015-09-09 | 厦门四信通信科技有限公司 | Cpu系统深度休眠模式下的故障自恢复装置 |
-
1985
- 1985-12-06 JP JP60275461A patent/JPS62168204A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5513319A (en) * | 1993-07-02 | 1996-04-30 | Dell Usa, L.P. | Watchdog timer for computer system reset |
| JP2013200297A (ja) * | 2012-02-22 | 2013-10-03 | Mitsubishi Heavy Ind Ltd | 蒸気表値演算システム、蒸気表値演算方法及び制御装置 |
| CN104899112A (zh) * | 2015-06-29 | 2015-09-09 | 厦门四信通信科技有限公司 | Cpu系统深度休眠模式下的故障自恢复装置 |
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