JPS6213153Y2 - - Google Patents
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- Publication number
- JPS6213153Y2 JPS6213153Y2 JP5418986U JP5418986U JPS6213153Y2 JP S6213153 Y2 JPS6213153 Y2 JP S6213153Y2 JP 5418986 U JP5418986 U JP 5418986U JP 5418986 U JP5418986 U JP 5418986U JP S6213153 Y2 JPS6213153 Y2 JP S6213153Y2
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- JP
- Japan
- Prior art keywords
- microprocessor
- circuit
- signal
- reset
- output
- Prior art date
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- Expired
Links
- 230000002265 prevention Effects 0.000 claims description 5
- 238000012544 monitoring process Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 6
- 238000001514 detection method Methods 0.000 description 2
- 230000005856 abnormality Effects 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000007480 spreading Effects 0.000 description 1
Landscapes
- Debugging And Monitoring (AREA)
Description
【考案の詳細な説明】
本考案はマイクロプロセツサ(MPU)が暴走
することを防止するための監視機能をもたせ、異
常のときはリセツト信号を発生するマイクロプロ
セツサの暴走防止回路に関するものである。
することを防止するための監視機能をもたせ、異
常のときはリセツト信号を発生するマイクロプロ
セツサの暴走防止回路に関するものである。
従来、電源の瞬断や変動等によりマイクロプロ
セツサ(MPU)の出力信号レベルが変化し、プ
ログラムが暴走しそのまま復旧しないという障害
が発生している。大規模の情報処理装置では暴走
時の救済プログラムが用意されているが、小規模
のマイクロプロセツサ等ではこのような処置が構
じられていないから、暴走時のマイクロプロセツ
サのリセツトが遅れ障害を他に波及させるおそれ
がある。
セツサ(MPU)の出力信号レベルが変化し、プ
ログラムが暴走しそのまま復旧しないという障害
が発生している。大規模の情報処理装置では暴走
時の救済プログラムが用意されているが、小規模
のマイクロプロセツサ等ではこのような処置が構
じられていないから、暴走時のマイクロプロセツ
サのリセツトが遅れ障害を他に波及させるおそれ
がある。
本考案の目的はマイクロプロセツサのプログラ
ムの暴走を簡単な方法で監視したリセツト信号を
発生するようにしたマイクロプロセツサの暴走防
止回路を提供することである。
ムの暴走を簡単な方法で監視したリセツト信号を
発生するようにしたマイクロプロセツサの暴走防
止回路を提供することである。
前記目的を達成するため、本考案のマイクロプ
ロセツサの暴走防止回路はマイクロプロセツサの
出力信号線上の信号状態があらかじめ設定された
出力信号か否かを監視する手段を設け、使用中以
外の出力線上に該設定の状態と異なる出力信号レ
ベルが現われるときマイクロプロセツサに対しリ
セツト信号を発生することを特徴とするものであ
る。
ロセツサの暴走防止回路はマイクロプロセツサの
出力信号線上の信号状態があらかじめ設定された
出力信号か否かを監視する手段を設け、使用中以
外の出力線上に該設定の状態と異なる出力信号レ
ベルが現われるときマイクロプロセツサに対しリ
セツト信号を発生することを特徴とするものであ
る。
以下本考案を実施例につき詳述する。
本考案の原理は、マイクロプロセツサのような
小規模の処理装置では直接使用中の出力信号の状
態を監視することは監視系が複雑となるから、空
き出力ポートの出力信号レベルを所定に設定しこ
れが変化したか否かを監視し、このレベルの変化
により暴走の危険性があつたものと判断してマイ
クロプロセツサにリセツトをかけるようにしたも
のである。従つて、確率的な判断であるから暴走
を確定はできないが、暴走を未然に防止し、また
は暴走を波及させない効果があり、何よりも簡単
な構成であることが大きな利点となる。
小規模の処理装置では直接使用中の出力信号の状
態を監視することは監視系が複雑となるから、空
き出力ポートの出力信号レベルを所定に設定しこ
れが変化したか否かを監視し、このレベルの変化
により暴走の危険性があつたものと判断してマイ
クロプロセツサにリセツトをかけるようにしたも
のである。従つて、確率的な判断であるから暴走
を確定はできないが、暴走を未然に防止し、また
は暴走を波及させない効果があり、何よりも簡単
な構成であることが大きな利点となる。
第1図a,bは本考案の実施例の構成を示す説
明図である。
明図である。
同図において、MPU1でプログラム制御され
ている複数の出力ポートの出力信号の初期設定を
所定レベル“1”または“0”とし、以後絶対に
その出力信号を変更しないようにプログラムを作
つておく。そして使用中の出力信号以外の初期設
定の出力信号のアドレスをアドレスデコーダ2で
選択し、出力ポートなるラツチ回路3にラツチし
ておく。同図では3つの空きポートの出力信号の
初期設定レベル“0”の場合を示している。この
3出力信号をOR回路4を介してD形フリツプフ
ロツプ(DFF)5のCL端子に入れ、D端子には
あらかじめ“1”を与えておく。このDFF5の
出力をOR回路6を通してリセツトパルス発生回
路7に入れ、その出力のリセツト信号でMPU1
をリセツトする。当初、電源オンによるリセツト
信号でDFF5およびOR6とリセツトパルス発生
回路7を介してMPU1をリセツトしておく。
ている複数の出力ポートの出力信号の初期設定を
所定レベル“1”または“0”とし、以後絶対に
その出力信号を変更しないようにプログラムを作
つておく。そして使用中の出力信号以外の初期設
定の出力信号のアドレスをアドレスデコーダ2で
選択し、出力ポートなるラツチ回路3にラツチし
ておく。同図では3つの空きポートの出力信号の
初期設定レベル“0”の場合を示している。この
3出力信号をOR回路4を介してD形フリツプフ
ロツプ(DFF)5のCL端子に入れ、D端子には
あらかじめ“1”を与えておく。このDFF5の
出力をOR回路6を通してリセツトパルス発生回
路7に入れ、その出力のリセツト信号でMPU1
をリセツトする。当初、電源オンによるリセツト
信号でDFF5およびOR6とリセツトパルス発生
回路7を介してMPU1をリセツトしておく。
いま、電源瞬断によりラツチ回路3の出力信号
のうち1つでも変化が起ると、OR4を介して
DFF5に“1”が出力し、OR6を介してリセツ
トパルス発生回路7からリセツト信号が発生して
MPU1をリセツトする。
のうち1つでも変化が起ると、OR4を介して
DFF5に“1”が出力し、OR6を介してリセツ
トパルス発生回路7からリセツト信号が発生して
MPU1をリセツトする。
同図bはMPUが1チツプMPU10である場合
の実施例説明図である。この場合の1チツプ
MPU10では出力ポートが内蔵されて、すでに
出力信号レベルが初期設定されているから、たと
えば空きポートの3出力信号を直接OR回路4を
介してDFF5に入力させればよい。動作は第1
図aの実施例と全く同じである。
の実施例説明図である。この場合の1チツプ
MPU10では出力ポートが内蔵されて、すでに
出力信号レベルが初期設定されているから、たと
えば空きポートの3出力信号を直接OR回路4を
介してDFF5に入力させればよい。動作は第1
図aの実施例と全く同じである。
第2図a,bは本考案の他の実施例の構成を示
す説明図である。
す説明図である。
同図aにおいて、MPU1でプログラム制御さ
れている複数の出力信号のうち1本がオンになつ
て目的回路11に供給され、この目的回路が順次
移動するが、同時に2以上オンになることはない
ような場合、電源瞬断等が起ると、目的回路11
以外の出力信号レベルが変化し、プログラムの暴
走が発生する。
れている複数の出力信号のうち1本がオンになつ
て目的回路11に供給され、この目的回路が順次
移動するが、同時に2以上オンになることはない
ような場合、電源瞬断等が起ると、目的回路11
以外の出力信号レベルが変化し、プログラムの暴
走が発生する。
そこで目的回路11と並列にたとえば別の
MPUから成る論理監視回路12を設け、目的回
路11以外の出力信号が変化したことを検出し、
その検出信号をリセツトパルス発生回路7に入れ
てリセツト信号を発生してMPU1をリセツトす
る。
MPUから成る論理監視回路12を設け、目的回
路11以外の出力信号が変化したことを検出し、
その検出信号をリセツトパルス発生回路7に入れ
てリセツト信号を発生してMPU1をリセツトす
る。
同図bは同図aの実施例の具体回路例を示した
ものである。
ものである。
たとえば、MPU1により4系のモデム折返し
試験を順次行なう場合、目的回路11はこの折返
しを行なうモデム□1〜□4である。
試験を順次行なう場合、目的回路11はこの折返
しを行なうモデム□1〜□4である。
正常時には常に1系だけがオンとなつて進めら
れ、この状態は並列入力した論理監視回路12で
監視される。もし電源瞬断により目的回路以外の
回路がオンになると、検出信号によりリセツトパ
ルス発生回路7からリセツトパルスを発生させて
MPU1をリセツトすることは第1図の実施例と
同様である。
れ、この状態は並列入力した論理監視回路12で
監視される。もし電源瞬断により目的回路以外の
回路がオンになると、検出信号によりリセツトパ
ルス発生回路7からリセツトパルスを発生させて
MPU1をリセツトすることは第1図の実施例と
同様である。
以上説明したように、本考案によれば、マイク
ロプロセツサの出力信号レベルの状態をあらかじ
め設定しておき、使用中以外の出力信号を監視す
る手段を設け、該出力信号レベルの状態が設定の
状態と異なるときマイクロプロセツサに対しリセ
ツト信号を発生するものである。このように電源
瞬断時に対し確率的な手法で出力信号レベルの変
化が検出され、これにより処置が構じられるか
ら、障害に即応することができ、障害の波及を早
期に防止することができるものである。
ロプロセツサの出力信号レベルの状態をあらかじ
め設定しておき、使用中以外の出力信号を監視す
る手段を設け、該出力信号レベルの状態が設定の
状態と異なるときマイクロプロセツサに対しリセ
ツト信号を発生するものである。このように電源
瞬断時に対し確率的な手法で出力信号レベルの変
化が検出され、これにより処置が構じられるか
ら、障害に即応することができ、障害の波及を早
期に防止することができるものである。
第1図a,bは本考案の実施例の構成を示す説
明図と部分変形説明図、第2図a,bは本考案の
他の実施例の構成を示す説明図とその具体回路例
であり、図中、1はマイクロプロセツサ
(MPU)、2はアンドレスデコーダ、3はラツチ
回路、4,6はOR回路、5はD形フリツプフロ
ツプ、7はリセツトパルス発生回路、10は1チ
ツプMPU、11は目的回路、12は論理監視回
路を示す。
明図と部分変形説明図、第2図a,bは本考案の
他の実施例の構成を示す説明図とその具体回路例
であり、図中、1はマイクロプロセツサ
(MPU)、2はアンドレスデコーダ、3はラツチ
回路、4,6はOR回路、5はD形フリツプフロ
ツプ、7はリセツトパルス発生回路、10は1チ
ツプMPU、11は目的回路、12は論理監視回
路を示す。
Claims (1)
- 【実用新案登録請求の範囲】 所定のプログラムに従つて出力信号線上にあら
かじめ定められた信号を供給して動作し、リセツ
ト信号が供給されることにより動作状態がリセツ
トされるマイクロプロセツサの暴走防止回路にお
いて、 該マイクロプロセツサの出力線の信号状態があ
らかじめ設定された出力信号か否かを監視する手
段を設け、使用中以外の出力線上に該設定の状態
と異なる出力信号レベルが現われるときマイクロ
プロセツサに対しリセツト信号を発生することを
特徴とするマイクロプロセツサ暴走防止回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5418986U JPS6213153Y2 (ja) | 1986-04-11 | 1986-04-11 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5418986U JPS6213153Y2 (ja) | 1986-04-11 | 1986-04-11 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS61185144U JPS61185144U (ja) | 1986-11-18 |
JPS6213153Y2 true JPS6213153Y2 (ja) | 1987-04-04 |
Family
ID=30575725
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5418986U Expired JPS6213153Y2 (ja) | 1986-04-11 | 1986-04-11 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6213153Y2 (ja) |
-
1986
- 1986-04-11 JP JP5418986U patent/JPS6213153Y2/ja not_active Expired
Also Published As
Publication number | Publication date |
---|---|
JPS61185144U (ja) | 1986-11-18 |
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