JPS6318228B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、データ伝送装置へのマイクロプログ
ラムのダウンローデイングにおける機種別一斉ロ
ーデイングと、ステーシヨン瞬停に対するローデ
イングと、通信制御におけるアドレツシングに関
する。

〔発明の背景〕

データ伝送装置を制御するマイクロプログラム
は、その装置毎にROM化され、各々のデータ伝
送装置にもつか、または、ホストCPUよりのダ
ウンロードにより、データ伝送装置内のRAMに
書き込まれる。

ROM化の場合は、そのデータ伝送装置の制御
内容により、夫々、ROMも含めた別のハードウ
エアが必要となり、共通化出来ないし、上位の一
括管理が難しいので、個々の伝送装置の保守性が
悪いという欠点があつた。

また、ダウンロードによるRAM化の場合に
は、ROM化の時の欠点は改善出来るが、マイク
ロプログラムデータ伝送の高速性、信頼性、ま
た、伝送装置の停電の問題により、RAM化の難
しさがあつた。

〔発明の目的〕

本発明は、マイクロプログラムの機種別一斉の
ローデイング機能と、電源の瞬停に対しての再ロ
ーデイング機能をもち、高速、かつ、保守性の優
れたマイクロプログラムのローデイング機能をも
つたデータ伝送装置を提供するにある。

〔発明の概要〕

本発明の特徴は、ホストCPUからのマイクロ
プログラムのロードの際に、同機種ステーシヨン
に対しての一斉ローデイングを行なうための、
ROM化された機種別アドレスと、電源の瞬停に
対しての再ローデイングを行なうための個別アド
レスと、通常伝送制御に寄与する書きかえ可能な
デバイスアドレスをもち、マイクロプログラムの
ダウンローデイングを高速化し、瞬停に対しては
瞬停した個別なステーシヨンに対しての再ローデ
イングにより、機能回復することにある。

〔発明の実施例〕

以下、シングル・ループシステムにおいて、図
面を参照して本発明を詳細に説明する。

第１図は、本発明が適用されるループ式データ
伝送システムの一般的な構成を示す。ループ式デ
ータ伝送システムに、データの送・受信を指令し
たり、システムの状態をコントロールする上位
CPU１と、散在する端末２０（図はＴ／W5台、
Ｌ／P2台）間の通信を可能にする伝送制御装置
（ST₁〜ST₈）２、そして、信号を伝える伝送路
３とにより構成される。

第２図以降は、本発明によるROM化された機
種別アドレスと、ROM化された個別アドレス、
及び書きかえ可能な伝送制御に寄与するデバイス
アドレスをもつ伝送装置（以下ST）の一実施例
を示す。

第２図において、STは、伝送回路４によつて
信号伝送路３のデータを受信し、復調回路
（DEM）５に入力される。復調されたデータ５ａ
と、クロツク５ｂは、通信制御LSI６に入力さ
れ、マイクロプロセツサ７を中心とした、内部バ
ス８、読み出し専用メモリ（ROM）９のマイク
ロコンピユータ部分により解読される。ここで第
５図に示すROM９内の機種別アドレス５２、個
別アドレス５３とが照合される。そして、そのい
ずれかのアドレスである場合は、自局に対するロ
ーデイングであると認識し、マイクロプログラム
（データ）の取り込みを行なう。

その后、送信データは、変調回路（MOD）１
５により変調され、マルチプレクサ１３を経て伝
送回路１４により伝送路３に出力する。

一方、通信制御LSI６に入力されたデータは合
理性チエツク回路１６に送られ、データの合理性
チエツクを行なう。その結果が、NG（NO
GOOD）であれば割込発生信号１６ａにより割
込み制御回路１０に指令を送る。……○イ また、合理性チエツク回路１６での合理性チエ
ツクがOKであれば、そのデータは、マイクロコ
ンピユータの内部バス８を通し、MPU７の制御
によりチエツク回路１００に入力される。

第３図は、チエツク回路８の詳細を示す。内部
バス８に接続されたチエツクレジスタ１０１に
は、第４図に示す１ブロツクのサム・チエツクデ
ータ２０１がロードされる。ここで、サム・チエ
ツクデータ２０１は、プログラム２０２のサム・
チエツクデータであり、この２つをもつて１ブロ
ツクと呼ぶ。また、データレジスタ１０２には、
プログラム２０２が一語ずつ入力され、チエツク
回路の内部バス１０２ａによつて選択回路１０３
に入力され、ここで、論理“１”を判断し、信号
線１０３ａによつて、加算レジスタ１０４に加算
される。このデータ１０４ａと、チエツク・レジ
スタのデータ１０１ａを比較回路１０５で比較
し、その結果の信号１０５ａ（OKかNG）をコン
トロール回路１０６に入力する。この制御は
MPU７が制御信号７ａをコントロール回路１０
６に送り、それが比較回路に制御信号１０６ａを
送ることにより行なう。

コントロール回路１０６に入力された結果信号
１０５ａが「OK」ならば、制御信号１０６ｂは
選択回路１０３を経由し、信号１０３ｂによりデ
ータレジスタよりデータをRAM１１に書き込ま
せる。

１０５ａが「NG」ならば、制御信号１０６ｃ
は割り込み制御回路１０に指令を送る。……○ロ ○イ、○ロにより、データに異常有と認識すると、
割込み発生回路１０ａは、NG信号発生回路
（NG SIG GEN）１２に入力され、割込信号１
２ａとしてMPU７に入力されると同時に、上位
報告信号１２ｂとしてマルチプレクサ１３を経由
して、伝送回路１４より伝送路１３に出力され
る。

また、このSTは、復電検出回路１７をもち、
STの電源が入り、動作可能状態になつた時、信
号線１７ａによりMPUに対し、リセツト―スタ
ートさせる機能をもち、第６図のROM化された
復電制御プログラム５１により、個別アドレス５
３が、上位CPUに報告される。このことにより、
上位CPUは、STに対してのみ再ローデイングを
行なう。STは、ローデイング終了后、ローデイ
ングデータの最后に送られてくる上位CPUから
のST STARTコマンド２０３により、立ち上が
り通常伝送機能を回復し、上位CPUに報告する。
この応答に対して、上位CPUは、STに書きかえ
可能な、デバイス・アドレス５４をロードする。
この様子を第５図のタイムチヤートに示す。

〔発明の効果〕

本発明によれば、上位CPUは、全く意識する
ことなく増設Ｉ／Ｏ機器のSTにローデイングが
可能である。すなわち、上位CPUのプログラム
を意識することなく、保守用機器（デバツク用機
器等）を伝送路に接続可能であるため、保守性の
優れたシステムとすることができる。

【図面の簡単な説明】

第１図は本発明が適用されるループ式データ伝
送システムのブロツク図、第２図、第３図は本発
明の一実施例のブロツク図、第４図は本発明のデ
ータ、プログラムブロツク図、第５図は本発明の
タイムチヤート、第６図は本発明のROM化され
た復電制御プログラムである。 ５…復調回路、１２…NG信号発生回路、１５
…変調回路。

Claims (1)

1. 【特許請求の範囲】 １ ホストCPUと、異種複数のステーシヨンを
   接続した伝送路とよりなるデータ伝送装置であつ
   て、前記ホストCPUは前記伝送路を介して前記
   ステーシヨンの個々に対して、その夫々のステー
   シヨンを制御するマイクロプログラムを同種機能
   ステーシヨンに対して一斉にロードする機能と、
   夫々の前記ステーシヨンに対して個々にロードす
   る機能をもち、前記ステーシヨンは、同種機能毎
   のROM化された機種別の第１のアドレスと、ス
   テーシヨン毎のROM化された個別の第２のアド
   レスと、書き換え可能な、伝送制御用の第３のデ
   バイスのアドレスと、前記ステーシヨンの瞬停に
   対して、前記ステーシヨンの復電を検出し、前記
   ホストCPUに対して報告する機能を有するデー
   タ伝送装置において、 前記ホストCPUからの前記マイクロプログラ
   ム、ローデイングに対しては、前記第１のアドレ
   ス照合により、同種機能の前記ステーシヨンへの
   一斉ローデイングを行ない、個別の前記ステーシ
   ヨンの瞬停に対しては、前記第２のアドレスの照
   合により、前記ステーシヨンへの再ローデイング
   を行ない、前記マイクロプログラムのローデイン
   グにより書き込まれた書きかえ可能な前記第３の
   アドレスにより、前記ステーシヨンの伝送制御を
   行なうことを特徴とするデータ伝送装置。