JPS6084649A - デ−タ伝送装置 - Google Patents
デ−タ伝送装置Info
- Publication number
- JPS6084649A JPS6084649A JP58192314A JP19231483A JPS6084649A JP S6084649 A JPS6084649 A JP S6084649A JP 58192314 A JP58192314 A JP 58192314A JP 19231483 A JP19231483 A JP 19231483A JP S6084649 A JPS6084649 A JP S6084649A
- Authority
- JP
- Japan
- Prior art keywords
- data
- circuit
- address
- host
- microprogram
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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- Computer And Data Communications (AREA)
- Small-Scale Networks (AREA)
- Maintenance And Management Of Digital Transmission (AREA)
- Information Transfer Between Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、データ伝送装置へのマイクロプログラムのダ
ウンローディングにおける機種別−斉ローデイングと、
ステーション瞬停に対するローディングと、通信要職に
おけるアドレツシングに関する。
ウンローディングにおける機種別−斉ローデイングと、
ステーション瞬停に対するローディングと、通信要職に
おけるアドレツシングに関する。
データ伝送装置？制御するマイクロプログラムは、その
装置毎にＲＯＭ化され、各々のデータ伝送装置樅にもつ
か、甘／こけ、ホス）ＣＰ［Ｊよりのダウンロードによ
り、データ伝送装管内のＲＡＭに書き込１れる。
装置毎にＲＯＭ化され、各々のデータ伝送装置樅にもつ
か、甘／こけ、ホス）ＣＰ［Ｊよりのダウンロードによ
り、データ伝送装管内のＲＡＭに書き込１れる。
ＲＯＭ化の場合は、そのデータ伝送装置の制御内容にエ
リ、夫々、ＲＯＭも含めた別のノ・−ドウエアが必要と
なり、共通化出来ないし、上位の一括管理が難しいので
、個々の伝送装置の保守性が悪いという欠点があった。
リ、夫々、ＲＯＭも含めた別のノ・−ドウエアが必要と
なり、共通化出来ないし、上位の一括管理が難しいので
、個々の伝送装置の保守性が悪いという欠点があった。
寸だ、ダウンロードによるＦｌ、 Ａ Ｍ化の場合には
、ＲＯＭ化の時の欠点は改善出来るが、マイクロプログ
ラムデータ伝送の高速性、信頼性、寸だ、伝送装置の停
電の問題により、Ｒ，ＡＭ化の難しさがあった。
、ＲＯＭ化の時の欠点は改善出来るが、マイクロプログ
ラムデータ伝送の高速性、信頼性、寸だ、伝送装置の停
電の問題により、Ｒ，ＡＭ化の難しさがあった。
本発明は、マイクロプログラムの機種別−斉のローディ
ング機能と、電源の瞬停に対しての再ローデイング機能
をもち、高速、かつ、保守性の優れたマイクロプログラ
ムσ）ローディング機能をもったデータ伝送装置を促供
するにある。
ング機能と、電源の瞬停に対しての再ローデイング機能
をもち、高速、かつ、保守性の優れたマイクロプログラ
ムσ）ローディング機能をもったデータ伝送装置を促供
するにある。
〔発明の概要〕
本発明の特徴は、ホス）ＣＰＵからのマイクロプログラ
ムのロードの際に、同機挿ステーションに対しての一斉
ローデイングを行なうだめの、ＲＯＭ化された機種別ア
ドレスと、電源の瞬停に対しての再ローディングを行な
うだめの個別アドレスと、通常伝送制御に寄与する書き
かえ可能なデバイスアドレス定もち、マイクロプログラ
ムのダウンローデイングケ高速化し、瞬停に対しては瞬
停した個別なステーションに対しての再ローディングに
より、機能回復することにある。
ムのロードの際に、同機挿ステーションに対しての一斉
ローデイングを行なうだめの、ＲＯＭ化された機種別ア
ドレスと、電源の瞬停に対しての再ローディングを行な
うだめの個別アドレスと、通常伝送制御に寄与する書き
かえ可能なデバイスアドレス定もち、マイクロプログラ
ムのダウンローデイングケ高速化し、瞬停に対しては瞬
停した個別なステーションに対しての再ローディングに
より、機能回復することにある。
以下、シングル・ループシステムにおいて、図面を参照
して本発明の詳細な説明する。
して本発明の詳細な説明する。
第１図は、本発明が適用されるループ式データ伝送シス
テムの一般的な枯成金示す。ループ式データ伝送システ
ムに、データの送・受悄金指令したり、システムの状Ｂ
ｋコントロールする上位ＣＰＵＩと、散在する端末２０
（図はＴ／Ｗ５台。
テムの一般的な枯成金示す。ループ式データ伝送システ
ムに、データの送・受悄金指令したり、システムの状Ｂ
ｋコントロールする上位ＣＰＵＩと、散在する端末２０
（図はＴ／Ｗ５台。
Ｌ／Ｐ２台）間の通信を可能にする伝送制御装置（ＳＴ
、〜ＳＴ＋＋）２、そして、信号を伝える伝送路３とに
エリｌ’Ｍ成される。
、〜ＳＴ＋＋）２、そして、信号を伝える伝送路３とに
エリｌ’Ｍ成される。
第２図以師は、本発明によるＲ ＯＭ化された機種別ア
ドレスと、ＲＯＭ化された個別アドレス、及び招きかえ
可能な伝送１１ｉｌＪ御に寄与するデノ（イスアドレス
をもつ伝送装置（以ＴＳＴ）の一実施例を示す。
ドレスと、ＲＯＭ化された個別アドレス、及び招きかえ
可能な伝送１１ｉｌＪ御に寄与するデノ（イスアドレス
をもつ伝送装置（以ＴＳＴ）の一実施例を示す。
第２図において、８１１は、伝送回路４によって信号伝
送路３のデーフケ受信し、段調回路（Ｉｎ！：Ｍ）５に
入力される。復調されたデータ５ａと、り０７り５１４
、通信制ｒａｌｌＬｓｉ６に入力され、マイクロプロセ
ッサ７を中心とした、内ｉｊｂバス８、読み出し専用メ
モリ（Ｒ，ＯＭ）９０マイクロコンピユ一タ部分により
解読される。ココで第５図に示すｌ（ＯＭ Ｑ内のｆ＆
ｉＪ（別アドレス５２、個別アドレス５３とが照合さ
れる。そして、その）いずれかのアドレスでろる」場合
は、自局に対するローディングであると認識し、マイク
ロプログラム（データ）の取り込みケ行なう。
送路３のデーフケ受信し、段調回路（Ｉｎ！：Ｍ）５に
入力される。復調されたデータ５ａと、り０７り５１４
、通信制ｒａｌｌＬｓｉ６に入力され、マイクロプロセ
ッサ７を中心とした、内ｉｊｂバス８、読み出し専用メ
モリ（Ｒ，ＯＭ）９０マイクロコンピユ一タ部分により
解読される。ココで第５図に示すｌ（ＯＭ Ｑ内のｆ＆
ｉＪ（別アドレス５２、個別アドレス５３とが照合さ
れる。そして、その）いずれかのアドレスでろる」場合
は、自局に対するローディングであると認識し、マイク
ロプログラム（データ）の取り込みケ行なう。
その后、送信データは、変調回路Ｉ Ｍ ＯＤ ）１５
により変調され、マルチプレクサ１３（ｃ−経て伝送回
路１４により伝送路３に出力する。
により変調され、マルチプレクサ１３（ｃ−経て伝送回
路１４により伝送路３に出力する。
一方、通信制９１１ＬＳＩ６に入力されたデータは合理
性チェック回路１６に送られ、データの合理性チェック
ケ行なう。その結果が、ＮＧｆＮＯＧ ＯＯＩ） ）で
あれば割込発生信号１６ａにより割込み制御回路ｌＯに
指令金送る。・・・・・・■まだ、合理性チェック回路
１６での合理性チェックがＯＫ′″ｃあれば、そのデー
タは、マイクロコンピュータの内部バス８を通し、ＭＰ
Ｕ７の制御に工りチェック回路１００に入力される。
性チェック回路１６に送られ、データの合理性チェック
ケ行なう。その結果が、ＮＧｆＮＯＧ ＯＯＩ） ）で
あれば割込発生信号１６ａにより割込み制御回路ｌＯに
指令金送る。・・・・・・■まだ、合理性チェック回路
１６での合理性チェックがＯＫ′″ｃあれば、そのデー
タは、マイクロコンピュータの内部バス８を通し、ＭＰ
Ｕ７の制御に工りチェック回路１００に入力される。
第３図は、チェック回路８の詳細金示す。内部バス８に
接続されたチェックレジスタｌＯ１には、第４図に示す
ｌブロックのサム・チェックデータ２０１がロードされ
る。ここで、サム・チェックデータ２０１は、プログラ
ム２０２のサム・チェックデータであり、この２つをも
って１ブロツクと呼ぶ。また、データレジスタ１０２に
は、プログラム２０２が一語ずつ入力され、チェック回
路の内部バス１０２ａによって選択回路１０３に入力さ
れ、ここで、論理”ｌ″を判断し、信号線１０３ａＫＪ
：つて、加算レジスタ１０４に加算される。このデータ
１０４ａと、チェック嗜レジスタのデータ１０１ａを比
較回路１０５で比較し、その結果の信号１０５ａ（ＵＫ
かＮＧ）’にコントロール回路１０６に入力する。この
制御はＭＰＵ７が制御信号７ａ’ｌコントロ一ル回路１
０６に送り、それが比較回路に制御信号１０６ａを送る
ことにより行なう。
接続されたチェックレジスタｌＯ１には、第４図に示す
ｌブロックのサム・チェックデータ２０１がロードされ
る。ここで、サム・チェックデータ２０１は、プログラ
ム２０２のサム・チェックデータであり、この２つをも
って１ブロツクと呼ぶ。また、データレジスタ１０２に
は、プログラム２０２が一語ずつ入力され、チェック回
路の内部バス１０２ａによって選択回路１０３に入力さ
れ、ここで、論理”ｌ″を判断し、信号線１０３ａＫＪ
：つて、加算レジスタ１０４に加算される。このデータ
１０４ａと、チェック嗜レジスタのデータ１０１ａを比
較回路１０５で比較し、その結果の信号１０５ａ（ＵＫ
かＮＧ）’にコントロール回路１０６に入力する。この
制御はＭＰＵ７が制御信号７ａ’ｌコントロ一ル回路１
０６に送り、それが比較回路に制御信号１０６ａを送る
ことにより行なう。
コントロール回路１０６に入力された結果信号１ｏｓａ
が「ＯＫ」ならば、制御信号１０６ｂは選択回路１０３
ｉ経由し、信号１ ｏａｂによりデータレジスタエリデ
ータ（ｆＲＡＭｌ １に書き適寸せる。
が「ＯＫ」ならば、制御信号１０６ｂは選択回路１０３
ｉ経由し、信号１ ｏａｂによりデータレジスタエリデ
ータ（ｆＲＡＭｌ １に書き適寸せる。
１０５ａがｒＮＧにＺらば、制御信号１０６Ｃは割り込
み制御回路ｌＯに指令を送る。・・・・・・Ｏ■、＠に
より、データに異常有と認識すると、割込み発生回路１
０２は、ＮＧ信号発生回路（ＮＧ ＳＩＧ ａＥＮ）ｉ
ｚに入力され、割込信号１２ａとしてＭＰＬ１７に人力
されると同時に、上位報告信号１２ｂとしてマルチプレ
クサ１３ｆＫ：経由して、伝送回路１４より伝送路１３
に出力される。
み制御回路ｌＯに指令を送る。・・・・・・Ｏ■、＠に
より、データに異常有と認識すると、割込み発生回路１
０２は、ＮＧ信号発生回路（ＮＧ ＳＩＧ ａＥＮ）ｉ
ｚに入力され、割込信号１２ａとしてＭＰＬ１７に人力
されると同時に、上位報告信号１２ｂとしてマルチプレ
クサ１３ｆＫ：経由して、伝送回路１４より伝送路１３
に出力される。
寸だ、このＳＴは、復電検出回路１７をもち、ＳＴの電
源が入り、動作可能状態になった時、信号線１７ａによ
りＭＰＵに対し、リセット−スタートさせる（表化？も
ち、第６１ｄＭｌＬ ＯＭ化された復電制御プログラム
５１により、個別アドレス５３が、上位ＣＰＵに報告さ
れる。このことにより、上位ＣＩ） Ｕば、ＳＴに対し
ての、＋再ローディングを行なう。ＳＴは、ローディン
グ終了后、ローティングデータの形層に送られてくる上
位ＣＰＵからノＳ ’Ｉ’ Ｓ Ｔ Ａ Ｒ’１ コマ
ンド２０３により、立ち上がり通常伝送機能ケ回復し、
上位ＣＰＵに報告する。この応答に対して、上位Ｃ１’
［Ｊは、Ｓ Ｔ Ｋ ’ｔ！、ｊ’きかえ可能な、デバ
イス・アドレス５４ケロードする。この様子を第５図の
タイムチャートに示す。
源が入り、動作可能状態になった時、信号線１７ａによ
りＭＰＵに対し、リセット−スタートさせる（表化？も
ち、第６１ｄＭｌＬ ＯＭ化された復電制御プログラム
５１により、個別アドレス５３が、上位ＣＰＵに報告さ
れる。このことにより、上位ＣＩ） Ｕば、ＳＴに対し
ての、＋再ローディングを行なう。ＳＴは、ローディン
グ終了后、ローティングデータの形層に送られてくる上
位ＣＰＵからノＳ ’Ｉ’ Ｓ Ｔ Ａ Ｒ’１ コマ
ンド２０３により、立ち上がり通常伝送機能ケ回復し、
上位ＣＰＵに報告する。この応答に対して、上位Ｃ１’
［Ｊは、Ｓ Ｔ Ｋ ’ｔ！、ｊ’きかえ可能な、デバ
イス・アドレス５４ケロードする。この様子を第５図の
タイムチャートに示す。
本発明によれば、上位ｃｌ）［ＪｉＪ、全く意識するこ
となく増設置 ／ ０ （’！器のＳＴにローディング
が可能である。すなわち、上位Ｃ１，’Ｕのプログラム
？意識することなく、保守用機器（デパック用機第２霞 １００ 第 ６図 第１頁の続き ０発 明 者 川 上 昌 幸 日立重大みか町；か工
場内
となく増設置 ／ ０ （’！器のＳＴにローディング
が可能である。すなわち、上位Ｃ１，’Ｕのプログラム
？意識することなく、保守用機器（デパック用機第２霞 １００ 第 ６図 第１頁の続き ０発 明 者 川 上 昌 幸 日立重大みか町；か工
場内
Claims (1)
- 【特許請求の範囲】 １、 ホストＣＰ［Ｊと、異種複数のステーション全接
続した伝送路とよりなるデータ伝送装置であって、前記
ホス）ＣＰＬ］ｔｄ：前記伝送路ケ介して前記ステーシ
ョンの個々に対して、その夫々のステーションを制御す
るマイクロプログラム（ｚ同種機能ステーションに対し
て一斉にロードする機能と、夫々の前記ステーションに
対して個々にロードする機能全もち、前記ステーション
は、同種機能毎のＲＯＭ化されたＰａ種別の第１のアド
レスと、ステーション毎のＲＯＭ化された個別の第２の
アドレスと、書き換え可能な、伝送制御用の第３のデバ
イスのアドレスと、前記ステーションの瞬停に対して、
前記ステーションの復電を検出し、前記ホス）ＣＰＩＪ
に対して報告する槻能？有するデータ伝送装置において
、 前記ホストＣＰＵからの前記マイクロプログラム、ロー
ディングに対しては、前記第１のアドレス照合により、
同種機能の前記ステーションへの一斉ローディング螢行
ない、門別の前記ステーションの瞬停に対しては、前記
第２のアドレスの照合により、前記ステーションへの再
ローデイングケ行ない、前記マイクロプログラムのロー
ディングにより書き適寸れた書きかえ可能な前記第３の
アドレスにより、前記ステーションの伝送制御金行なう
ことケ特徴とするデータ伝送装置ｉｔ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58192314A JPS6084649A (ja) | 1983-10-17 | 1983-10-17 | デ−タ伝送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58192314A JPS6084649A (ja) | 1983-10-17 | 1983-10-17 | デ−タ伝送装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6084649A true JPS6084649A (ja) | 1985-05-14 |
| JPS6318228B2 JPS6318228B2 (ja) | 1988-04-18 |
Family
ID=16289216
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58192314A Granted JPS6084649A (ja) | 1983-10-17 | 1983-10-17 | デ−タ伝送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6084649A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61294547A (ja) * | 1985-06-24 | 1986-12-25 | Nec Corp | フア−ムウエアロ−ド方式 |
| JPH0282148U (ja) * | 1988-12-12 | 1990-06-25 |
-
1983
- 1983-10-17 JP JP58192314A patent/JPS6084649A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61294547A (ja) * | 1985-06-24 | 1986-12-25 | Nec Corp | フア−ムウエアロ−ド方式 |
| JPH0282148U (ja) * | 1988-12-12 | 1990-06-25 | ||
| JPH0546367Y2 (ja) * | 1988-12-12 | 1993-12-03 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6318228B2 (ja) | 1988-04-18 |
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