JPS61143862A - インタ−フエ−ス制御方式 - Google Patents

インタ−フエ−ス制御方式

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JPS61143862A
JPS61143862A JP26577984A JP26577984A JPS61143862A JP S61143862 A JPS61143862 A JP S61143862A JP 26577984 A JP26577984 A JP 26577984A JP 26577984 A JP26577984 A JP 26577984A JP S61143862 A JPS61143862 A JP S61143862A
Authority
JP
Japan
Prior art keywords
interface
controller
power
state
power supply
Prior art date
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Pending
Application number
JP26577984A
Other languages
English (en)
Inventor
Toujiyuurou Uchida
内田 藤十郎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
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Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
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Publication of JPS61143862A publication Critical patent/JPS61143862A/ja
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 [発明の技術分野] 本発明は、情報処理システムにおいてCPUと周辺装置
間のインターフェースの制御を行なうインターフェース
制御方式に関する。
[発明の技術的背景とその問題点] 従来、情報処理システムにおいて、第7図(a)に示す
ようにホストコンピュータ10と周辺装置11とを接続
するにはインターフェースが必要である。
このインターフェースでは、ホストコンピュータ10に
複数の周辺装置11a、llbが接続される場合、各周
辺装置が接続されているか否かを指示するための信号ラ
インが設けられている。
これに対して、近年では前記のような信号ラインが設け
られずに、ホストコンピュータ10に接続された複数の
周辺装置の電源投入が条件とされるインターフェースが
利用されている。しかしながら、このようなインターフ
ェースでは、各周辺装置に対する電源投入の有無が検知
できないため、インターフェースの動作が不安定になる
問題があった。
[発明の目的] 本発明の目的は、情報処理システムにおいて、各周辺装
置の電源投入状態を監視し、インターフェースの誤動作
を確実に防止で“きるインターフェース制御方式を提供
することにある。
[発明の概要コ 本発明では、中央処理装置に複数の周辺装置がインター
フェースを通じて接続されてなるシステムにおいて、中
央処理装置から出力される管理情報に基づいて各周辺装
置の電源投入状態及びインターフェースの動作に必要な
電源投入の有無を検知するインターフェース動作検知手
段が設けられる。インターフェース制御手段は、インタ
ーフェース動作検知手段の検知結果に応じて、各周辺装
置の電源投入状態を示す電源投入フラグを管理情報に付
加し、インターフェースの動作可能または動作不能を示
すフラグを予め用意されたフラグレジスタにセットする
ように構成されている。
このような構成により、インターフェースの誤動作を防
止でき、常に安定な動作状態を保持することが可能とな
る。
[発明の実施例] 以下図面を参照して本発明の一実施例を説明する。第1
図は一実施例に係わる構成を示すブロック図である。第
1図において、ホストコンピュータ10は、予め各周辺
装置(以下デバイスと称す)11−1〜11−nに対す
る電源状態等の情報を含むデバイス管理情報を、内部メ
モリ12に記憶している。
コントローラ13は、ホストコンピュータ10と各デバ
イス11−1〜11−nとのインターフェースを制御す
る制御装置である。このコントローラ13は、ホストコ
ンピュータ10から供給されるデバイス管理情報を記憶
するメモリ14を備えている。ざらに°、コントローラ
13は、各デバイス11−1〜11−nの電源投入状態
を検知し、この検知結果に基づいてインターフェースの
動作が不能である場合に動作不能フラグを記憶するフラ
グレジスタ15を備えている。
このような構成のシステムにおいて、同実施例の動作を
第4図、第5図のフローチャートを参照して説明する。
先ず、第4図のステップS1に示すように、システムに
電源が投入されると、ホストコンピュータ10からデバ
イス管理情報がコントローラ13に転送される。コント
ローラ13は、デバイス管理情報をメモリ14に記憶す
る(ステップS2)。ここで、メモリ14に記憶された
デバイス管理情報は、第2図に示すようにデバイス11
−1〜11−nの総接続台数情報及び接続デバイス11
−1〜・11−nの各固有情報(ユニット番号等)から
なる。
さらにステップ83.84に示すように、コントローラ
13は各デバイス11−1〜11−nを初期化し、デバ
イス管理情報に基づいて各デバイス11−1〜11−n
の動作チェック即ち電源投入の有無をチェックする。即
ち、コントローラ13は管理情報の固有情報からユニッ
ト番号を読出し、そのユニット番号のデバイスの電源投
入の有無をチェックする。
このチェック結果に応じて電源投入がなされていれば、
コントローラ13は各接続デバイス固有情報1〜nのそ
れぞれに電源投入フラグを付加する。
このような動作チェックを、総接続台数情報に示された
デバイス数分だけ実施する。
次に、コントローラ13は、各デバイス11−1〜11
−nの電源投入によりインターフェースの動作に必要な
電源が確保されているか否かを判定する(ステップS5
)。具体的には、前記の動作で各固有情報に付加した電
源投入フラグの総数と総接続台数情報との比を求め、こ
の比がインターフェースの動作に必要な最低電源投入比
以上であるか否かを判定する。この判定結果により条件
を満足すれば、ステップ$6に示すように、コントロー
ラ13は前記管理情報に基づいて各デバイス11−1〜
11−n相互の動作チェックを行なう。そして、ステッ
プS8に示すように、ホストコンピュータ10からのコ
マンド受信可能状態であるIDLE状態に移行する。前
記ステップ$5の条件が不満足の場合、コントローラ1
3は、ホストコンピュータ10が接続デバイス11−1
〜11−nの全てに対してアクセスすることを禁止する
ための動作不能フラグをフラグレジスタ15にセットす
る(ステップ87)。
次に、コントローラ13のフラグレジスタ15に動作不
能フラグがセットされた状態で、ホストコンピユータ1
0からコマンドがコントローラ13に出力されたとする
(第5図のステップ810)。即ち、接続デバイス11
−1〜11−nのいずれかに対して、コマンドの実行要
求がなされたことになる。コントローラ13は、フラグ
レジスタ15の動作不能フラグにより、各デバイス11
−1〜11−〇との接続を行なうバス16の利用可能状
態即ちインターフェースの動作可能状態を判断する(ス
テップ511)。ここで、動作不能フラグがセットされ
ていない場合、コントローラ13は通常のコマンド処理
動作を行なう(ステップ512)。
前記のようにフラグがセットされていると、前記第4図
のステップS4の動作である全デバイスに対する動作チ
ェックを再度実施する(ステップ813)、このチェッ
ク結果により、インターフェースの動作に必要な電源投
入がなされているか否かの判定を行なう(ステップ51
4)。これにより、インターフェースの動作が不能であ
れば、コントローラ13は動作不能状態を指示するため
に、ホストコンピュータ10に対するエラー割込み発生
処理を実行する(ステップ515)。ホストコンピュー
タ10は前記エラー割込みがあると、ユーザに対してイ
ンターフェースが動作不能であることを指示することに
なる。
一方、前記ステップ814の判定でインターフェースが
動作可能の場合には、コントローラ13はフラグレジス
タ15内の動作不能フラグをリセットし、通常のコマン
ド処理を実行することになる(ステップ816〜818
)。
このようにして、コントローラ13はホストコンピュー
タ10から転送されたデバイス管理情報に基づいて、各
デバイス11−1〜11−nの電源投入状態をチェック
し、インターフェースが動作可能または不能であるかを
検知する。インターフェースが動作不能であれば、その
フラグをセットする。そしてコントローラ13は、ホス
ト、コンピュータ10からのコマンドの実行要求の際に
、動作不能フラグに応じてインターフェースが動作不能
であることをホストコンピュータ10に指示する。した
がって、インターフェースが動作不能の場合、インター
フェースの誤動作によるデータ処理のエラーの発生を確
実に防止することができる。また、インターフェースの
動作不能状態を、ホストコンピュータ10を通じてユー
ザに指示することが可能であるため、常にインターフェ
ースの状態を安定に保持することができる。
尚、前記実施例において、ホストコンピュータ10から
供給されるデバイス管理情報は、第3図に示すような内
容でもよい。この場合には、各デバイスに対するユニッ
ト番号は予め固定されており、又第3図の総電源投入済
台数情報は電源投入済みデバイスの台数を示す情報であ
る。ざらに、前記実施例において第5図のフローチャー
トで示す動作は、第6図のように簡略化してもよい。
[発明の効果] 以上詳述したように本発明によれば、情報処理システム
において、各周辺装置の電源投入状態を検知し、この検
知結果によりインターフェースの動作不能状態を検知す
ることができる。したがって、インターフェースの誤動
作により、情報処理システムにエラーが発生するような
事態を確実に防止できる。また、インターフェースの動
作不能状態をユーザに指示することが可能であるため、
常にインターフェースの状態を安定に保持することが可
能となるものである。
【図面の簡単な説明】
11図は本発明の一実施例に係わる構成を示すブロック
図、第2図及び第3図はそれぞれ同実施例のコントロー
ラ13に記憶されるデバイス管理情報の内容の一例を示
す図、第4図乃至第6図はそれぞれ同実施例の動作を説
明するためのフローチャート、第7図(a)、(b)は
それぞれ従来の構成を示すブロック図である。 10 ・・・ホストコンピュータ、11.11a、 1
1b。 11−1〜1l−n−・・周辺装置、13・・・コント
ローラ、14・・・メモリ、15・・・フラグレジスタ
。 出願人代理人 弁理士 鈴江武彦 第1図 第4図 第6図 第7図

Claims (1)

    【特許請求の範囲】
  1. 中央処理装置に複数の周辺装置がインターフェースを通
    じて接続されてなるシステムにおいて、前記中央処理装
    置から出力される各周辺装置の接続状態を管理するため
    の管理情報を記憶する記憶手段と、この記憶手段に記憶
    された前記管理情報に基づいて前記各周辺装置の電源投
    入状態及び前記インターフェースの動作に必要な電源投
    入の有無を検知するインターフェース動作検知手段と、
    このインターフェース動作検知手段の検知結果に応じて
    前記各周辺装置の電源投入状態を示す電源投入フラグを
    前記管理情報に付加し前記インターフェースの動作可能
    または動作不能を示すフラグを予め用意されたフラグレ
    ジスタにセットするインターフェース制御手段とを具備
    してなることを特徴とするインターフェース制御方式。
JP26577984A 1984-12-17 1984-12-17 インタ−フエ−ス制御方式 Pending JPS61143862A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP26577984A JPS61143862A (ja) 1984-12-17 1984-12-17 インタ−フエ−ス制御方式

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JP26577984A JPS61143862A (ja) 1984-12-17 1984-12-17 インタ−フエ−ス制御方式

Publications (1)

Publication Number Publication Date
JPS61143862A true JPS61143862A (ja) 1986-07-01

Family

ID=17421918

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Application Number Title Priority Date Filing Date
JP26577984A Pending JPS61143862A (ja) 1984-12-17 1984-12-17 インタ−フエ−ス制御方式

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JP (1) JPS61143862A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0706110A2 (en) * 1994-09-19 1996-04-10 Advanced Micro Devices, Inc. System and method for enabling and disabling a peripheral clock signal generator

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0706110A2 (en) * 1994-09-19 1996-04-10 Advanced Micro Devices, Inc. System and method for enabling and disabling a peripheral clock signal generator
EP0706110A3 (en) * 1994-09-19 1996-08-07 Advanced Micro Devices Inc System and method for validating or inhibiting a clock signal generator for peripherals

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