JPS61213960A

JPS61213960A - Ｃｐｕ間データ伝送装置

Info

Publication number: JPS61213960A
Application number: JP5381585A
Authority: JP
Inventors: Kinji Tanaka; 田中　勤二; Minoru Shigematsu; 重松　稔; Yoshiki Tanimoto; 谷本　佳己; Minoru Okumura; 奥村　穂
Original assignee: Nippon Telegraph and Telephone Corp; Nitsuko Corp
Current assignee: NEC Platforms Ltd; Nippon Telegraph and Telephone Corp
Priority date: 1985-03-18
Filing date: 1985-03-18
Publication date: 1986-09-22
Also published as: JPH0460262B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明はＣＰＵ間データ伝送方式、詳しくは複数のＣＰ
Ｕを搭載してなるボタン電話装置等のシステムにおける
ＣＰＵ間のデータ伝送方式（発明の概要）本発明は１つのメインＣＰＵと複数のサブＣＰＵとを備
えてなるシステムにおいて、ＣＰＵ間のデータ伝送をメ
インＣＰＵ側のライト／り一ドにより行うと共に、ＣＰ
Ｕのウェイト（待機）機能を利用し、メインＣＰＵから
送出したデータがサブＣＰＵにおいて入力が完了するま
でウェイト状態にしてデータを保持し、また、サブＣＰ
ＵからメインＣＰＵにデータを送る際にはデータの送出
が完了するまでウェイト状態としてその後に読込を行う
ようにすることにより、ＣＰＵ間のデータ伝送の高速化
およびハード構成の簡略化を図ったｃｐｕ間データ伝送
方式である。そして、更にサブＣＰＵ側の暴走等によリ
ウエイトをクリアする信号が出っ放しとなった際に、無
用なデータ伝送を続けることのないように対策を講じた
ものである。

（従来の技術）ボタン電話装置等において（ま、多くの信号処理を短時
間に行わなければならないため、ハード構成を機能毎に
複数のボードに分割し、夫々にＣＰＵを搭載する構成を
とっている。

第５図は上記の如く複数のＣＰ　ｔＪを備えたシステム
において各ＣＰＵ相互間のデータ伝送を行うための従来
の構成を示したものである。なお、以下の説明において
は端子もしくは接続線の符号を、その端子もしくは接続
線を介して伝送される信号をも表わすものとする。

図において、１はメインＣＰＵＣＰＵ□を搭載したボー
ド、２〜ＮはサブＣＰＵＣＰＵ、を搭載したボードであ
る。しかして、メインＣＰＵＣＰＵＭのアドレス端子に
はアドレス・デコーダＤＥＣが接続されてＣＰＵセレク
ト信号５ＥＬＥＣＴが作成されるようになっており、サ
ブＣＰＬＩに割り振られたアドレスを送出することによ
り所望のサブＣＰｕ　ｃｐｕＳの搭載されたボードに与
えられるＣＰＵセレクト信号５ＥＬＥＣＴがアクティブ
となるものである。また、メインＣＰＵＣＰＵＭのデー
タ端子は双方向バッファＢＵＦ、を介してデータ　バス
ＤＡＴ人に接続されており、このデータ　パスＤＡＴＡ
はサブＣＰＵＣＰＵ５の搭載される各ボード２〜Ｎに夫
々導カレ、ラッチＬＡＴ、の入力端子とラッチＬＡＴ２
の出力端子とに接続され、ラッチＬＡＴ１の出力端子お
よびラッチＬＡＴ２の入力端子がサブＣＰＵＣＰＵ５の
データ入出力ボートに接続されるようになっている。更
に、メインＣＰＵＣＰＵ、と各ボード間には制御線Ｃ０
ＮＴが設けられており、サブＣＰＵＣＰＵ５の搭載され
た各ボードではバッファＢＵＦ２を介してサブＣＰＵＣ
ＰＵ、の制御信号用入出力ボートに接続されている。な
お、前記のＣＰＵセレクト信号５ＥＬＥＣＴはサブＣＰ
ＵＣＰＵ６に与えられると共にラッチＬＡＴ、、Ｌ人Ｔ
２およびバッファＢＵＦ２の制御信号として与えられて
いる。

しかして、第５図においてデータ伝送の動作は、例えば
次の如くなる。

〔メインＣＰ　Ｕ　ＣＰＵ、からサブＣＰＵＣＰＵ５へ
のデータ伝送の場合〕 ■メインＣＰＵＣＰＵ、がラッチＬＡＴ２のデータによ
りサブＣＰＵＣＰＵ、がレディであることを確認する。

■メインＣＰＵＣＰＵｒＩがラッチＬＡＴ、に伝送すべ
きデータをセットする。

■メインＣＰＵＣＰＬＩ、が制御線Ｃ０ＮＴによりデー
タのセット完了をサブｃｐｕｃｐｕｓに知らせる。

■サブＣＰ　Ｕ　ＣＰＵ、がラッチＬ人Ｔ１よりデータ
を読み込む。

■制御線Ｃ０ＮＴによってサブＣＰＵＣＰＵ、がメイン
ＣＰ　Ｕ　ＣＰＵ、、にデータの読み込みの完了を知ら
せる。

〔サブＣＰＵＣＰＵ５からメインＣＰＵＣＰＵＭへの゛
データ伝送の場合〕 ■サブＣＰＵＣＰＵ、よりラッチＬＡＴ２に伝送すべき
データをセットする。

■サブＣＰＵＣＰＵ、よりデータのあることをメインＣ
ＰＵＣＰＵ１．ｌに制御線Ｃ０ＮＴで知らせる。

■メインＣＰＵＣＰＵＭがラッチＬＡＴ２よりデータを
読み込む。

■制御線Ｃ０ＮＴにてメインＣＰＵＣＰＵＭがサブＣＰ
ＵＣＰＵ、にデータの読み込みの完了を知らせる。

（発明が解決しようとする問題点）従来のデータ伝送は上記の如く行われるものであったが
、次のような欠点があった。すなわち、 ■サブＣＰＵの搭載されるボード毎にラッチおよびバッ
ファが必要であり、ノ１−ド量が多（、実装スペースの
小型化および低コスト化を図れない。

■コマンド用の制御線が複数必要とされるので、配線数
が多く、配線作業の簡易化および配線スペースの減少が
図れない。

０１回のデータ伝送を行うための手順が多いため、伝送
の高速化が図れない。　　　７といった欠点である。

本発明は上記の点に鑑み提案されたものであり、その目
的とするところは、少ないハード構成でありながら安定
で、かつ高速なデータ伝送を行うことのできるＣＰＵ間
データ伝送方式を提供することにある。

Ｃ問題点を解決するための手段）以下、実施例を示す図面に沿って本発明を詳述する。

第１図は本発明を具体化した構成図である。

図において、１はメインＣＰＵＣＰＵＭが搭載されたボ
ード、２〜ＮはサブＣＰＵＣＰＵ、が搭載されたボード
であり、ボード１を中心としてボード２〜Ｎがデータ　
パスＤＡＴ人、ｃｐｕセレクト線５ＥＬＥ（：Ｔ、ウェ
イト　クリア線ＣＬＥＡＲを介して放射状に結線されて
いる。メインＣＰ　Ｕ　ＣＰＩＪＭの搭載されるボード
１において、メインＣＰ　Ｕ　ＣＰＵ、、のデータ端子
は双方向バッファＢＵＦ、を介してデータ　パスＤＡＴ
Ａに接続されており、アドレス端子はアドレス　デコー
ダＤＥＣに接続されてＣＰＵセレクト信号５ＥＬＥＣＴ
を発生するようになっている。ここで、アドレス　デコ
ーダＤＥＣはサブＣＰＵＣＰＵ毎に割り振られたアドレ
スがメインＣＰＵＣＰＵＭから出力された際に、該当す
るサブＣＰＵＣＰＵへ与えられているＣＰＵセレクト信
号Ｓ　Ｅ　Ｌ　Ｅ　ＣＴをアクティブにするものである
。また、ＳＥＴはウェイト　セット信号であり、アドレ
ス　デコーダＤＥＣの出力のいずれかが出た際、すなわ
ちサブＣＰＵ　ＣＰＵ、のいずれかがセレクトされた際
に出力されるものである。そして、このウェイト・セッ
ト信号ＳＥＴはラッチ回路１ａのラッチＬＡＴのデータ
入力端子に加えられ、乙のラッチ回路１ａの出力、すな
わちウェイト信号ＷＡＩＴがメインＣＰＵＣＰＵＭのウ
ェイト端子に印加されるようになっている。

なお、図中のＳ、は双方向バッファＢＵＦ、の信号伝送
方向をデータの送信、受信に応じて切り替えるための信
号であり、Ｓ２は信号の通過を許可する信号である。

一方、サブＣＰＵＣＰＵ５の搭載されるボード２〜Ｎに
おいては、データ　パスＤＡＴＡに双方向バッ７一ファＢＵＦ３を介してサブＣＰＵＣＰＵ５のデータ入出
力ボートが接続され、双方向バッファＢＵＦ３およびサ
ブＣＰＵＣＰＵｅにはＣＰＵセレクト信号５ＥＬＥＣＴ
が与えられている。まｔこ、サブＣＰＵＣＰＵ、の出力
ボートＳ４の出力とＣＰＵセレクト信号５ＥＬＥＣＴは
オア・ゲート（負論理のアンド・ゲート）Ｇの両入力端
子に加えられ、このゲートＧの出力がウェイト　クリア
信号ＣＬＥＡＲとなっている。ここで、ゲートＧを設け
たのは、セレクトされていないサブＣＰＵからの信号が
誤って与えられないようにするためであり、ＣＰＵセレ
クト信号５ＥＬＥＣＴと信号Ｓ４とを負論理的にアンド
をとり、ウェイト・クリア信号ＣＬＥＡＲとしている。

なお、図中の８３は双方向バッファＢ（ＩＦ３の信号伝
送方向をデータの送信、受信に応じて切り替えるための
信号である。

しかして、データ伝送の動作は次の如く行われるもので
ある。

〔メインＣＰＵＣＰＵＭからサブＣＰＵＣＰＵ５へのデ
ータ伝送の場合〕 ■メインＣＰＵＣＰＵＭがサブＣＰＵＣＰＵ、のアドレ
スを指定してライトを行い、データ・パスＤＡＴＡにデ
ータを送出し、該当するサブＣＰＵＣＰＵ５にＣＰＵセ
レクト信号５ＥＬＥＣＴを与える。これと同時にラッチ
回路１ａｔｉ！介してメインＣＰＵＣＰＵ、にはウェイ
ト信号ＷＡＩＴが加わり、メインＣＰＵＣＰＵＭはライ
トを行った状態を保持して動作が停止する。

■サブＣＰＵＣＰＵ５はＣＰＵセレクト信号５ＥＬＥＣ
Ｔが与えられると双方向バッファＢＵＦ、を介してデー
タ　パスＤＡＴＡの内容を読み込む。

■サブＣＰＵＣＰＵ、はデータの読み込みが完了する・
と出力ボートＳ４からその旨の信号を送出し、ゲートＧ
を介してラッチ回＄Ｉａにウェイト・クリア信号ＣＬＥ
ＡＲを与える。

■ウェイトがクリアされるとメインＣＰＵＣＰＵＭは動
作が再開され、所定のクロック　サイクルが完了すると
ライト動作を終了する。

〔サブＣＰＵＣＰＵ５からメインＣＰＵ−ＣＰＵ、、ｌ
＼のデータ伝送の場合〕 ■事前にメインＣＰＵＣＰＵ、からサブＣＰＵＣＰＵ５
へのデータ伝送においてコマンドを送っておき、サブＣ
ＰＵＣＰＩＩ。がらデータを送出するよう指令しておく
。

■メインＣＰＵＣＰＵ１．ｌはリードを行い、同時にウ
ェイトがかかって停止する。

■サブｃｐｕｃｐｕ６は事前に与えられたコマンドに従
い、ＣＰＵセレクト信号５ＥＬＥＣＴが与えられると双
方向バッファＢＵＦ３を介してデータをデータ　バスＤ
ＡＴＡに送出し、同時に出力ボートＳ４から信号を送出
してウェイト・クリア信号ＣＬＥＡＲを出す。

■メインＣＰＵＣＰＵ１．ｌはウェイトが解除されて動
作が再開され、データの読み込みを行う。

第２図は上記の動作における各部の波形を示したもので
あり、ＤＡＴＡはデータ　バスの状態、ＳＥＴはアドレ
ス　デコーダＤＥＣから与えられるウェイト　セット信
号、ＷＡＩＴはメインｃｐｕｃｐｕｒｌに与えられるウ
ェイト信号、ＣＬＥＡＲはウェイト　クリア信号である
。

ところで、上記の動作はサブＣＰＵＣＰＵ、側からウェ
イト　クリア信号ＣＬＥＡＲが正確に与えられれば問題
ないが、実際の装置においてはサブＣＰＵＣＰＵ、側の
暴走等によりウェイト　クリア信号ＣＬＥＡＲが出っ放
しとなってしまう事態も考えられる。この場合、メイン
ＣＰＵＣＰＵＭがライト動作によりデータの伝送を行っ
てラッチ回路１ａによりウェイト状態に入ろうとすると
、ラッチ回路１ａには常にウェイト　クリア信号ＣＬＥ
ＡＲが与えられているため、同時にウェイトがクリアさ
れ、メインＣＰＵＣＰＵ、は短時間でデータ伝送が完了
したものと判断して、その後も無用なデータ伝送を繰り
返すこととなる。また、実装されていないサブＣＰＵの
アドレスを指定して入出力動作を行った際にはいつまで
もウェイト・クリア信号ＣＬＥＡＲが与えられず、その
後の動作を行えないという事態も考えられる。

第３図はこのような事態に対して考えられたものであり
、第１図におけるラッチ回路１ａに新たな機能を付加し
たものである。よって、図に同一符号で示した端子もし
くは信号は第１図のものに対応している。

第３図において構成を説明すると、アドレスデコーダＤ
ＥＣから与えられるウェイト・セット信号ＳＥＴはラッ
チＬＡＴ３のクロック端子とワンショット・マルチＯＭ
、、ＯＭ２のトリガ端子とに与えられるようになってお
り、ラッチＬＡＴ、の出力信号とワンショット・マルチ
ＯＭ１の出力信号とがナントゲートＧ１の再入力端子に
与えられ、ゲートＧ、の出力信号がウェイト信号ＷＡＩ
Ｔとして取り出されている。なお、ラッチＬＡＴ３のデ
ータ入力端子は正電源に接続されており、クロック端子
に与えられる信号の正の立上りにより出力端子がハイレ
ベルとなり、クリア端子にローレベルの信号が与えられ
るまでその状態を保持するものである。また、ワンシ旨
ットーマルチＯＭ、　、　０Ｍ２は正のトリガにより動
作し、時定数設定用のコンデンサＣ，，Ｃ２，抵抗Ｒ，
，Ｒ２で決まる時間中ハイレベルの信号を出力するもの
であり、ワンショット・マルチＯＭ、についてはクリア
端子にローリベルの信号が与えられるとその時点で動作
が復帰するようになっている。なお、ワンショット・マ
ルチＯＭ１の設定時間τ１は数１００μＳｅｅに、ワン
シぢット・マルチＯＭ２の設定時間τ２は数μｆｌｅｅ
に夫々設定されているものである。

次いで、サブＣＰＵＣＰＵ、の搭載されたボード２〜Ｎ
側から与えられるウェイト　クリア信号ＣＬＥＡＲはイ
ンバータＩを介してナンド　ゲートＧ３の一方の入力端
子に与えられるようになっており、ゲートＧ３の他の入
力端子にはウェイト　セット信号ＳＥＴが与えられるよ
うになっている。そして、ゲートＧ３の出力信号はラッ
チＬＡＴ４のデータ入力端子に与えられ、このラッチＬ
ＡＴ４の出力信号はワンショット・マルチＯＭ１のクリ
ア端子に与えられると共に、ワンショット・マルチＯＭ
２の出力信号と伴にオア・ゲート（負論理のアンドゲー
ト）Ｇ２の再入力端子に与えられ、ゲートＧ２の出力信
号がラッチＬＡＴ３のクリア端子に与えられるようにな
っている。なお、ラッチＬＡＴ４のクロック端子にはメ
インＣＰＵＣＰＵＭのり四ツク信号ＣＬＯＣＫが与えら
れるようになっており、その正の立上りでランチ動作が
行われるものである。

しかして、動作にあっては、次の三つの状態が考えられ
る。すなわち、 ■メインＣＰＵＣＰｕＭからサブＣＰ　Ｕ　ＣＰＵ５ニ
対してライト／リードが行われた後に正常にウェイト　
クリア信号ＣＬＥＡＲが現れる場合■サブＣＰＵＣＰｔ
Ｊｓが暴走し、常にウェイトクリア信号ＣＬ　Ｅ　Ａ　
Ｒがローレベルでアクティブとなっている場き ■実装されていないサブＣＰＵのアドレスを指定した時
等において、いつまでもウェイト　クリア信号ＣＬＥＡ
Ｒがハイレベルでアクティブとならない場合である。

第４図は上記の各場合についての各部の動作波形を示し
たものであり、（イ）は正常動作を、（ロ）はウェイト
　クリア信号ＣＬＥＡＲが出っ放しの際の動作を、（ハ
）はウェイト　クリア信号ＣＬＥＡＲが所定時間以内に
出ない場合の動作を夫々示しが、ウェイトのセット、ク
リアに関してはリード動作においても同様である。

しかして、ワンショット　マルチＯＭ１の設定時間τ、
（ｆ正常動作時におけるウェイト・セット信号ＳＥＴの
発生からウェイト　クリア信号ＣＬＥＡＲが与えられる
までの入出力時間より充分大きく設定され、ワンショッ
ト　マルチＯＭ２の設定時間τ２は正常時におけるウェ
イト・セット信号ＳＥＴの発生からウェイト　クリア信
号ＣＬＥＡＲが与えられるまでの時間より充分短く設定
されており、時間Ｔ２内にウェイト・クリア信号ＣＬＥ
ＡＲがアクティブ（ローレベル）である場合にはサブＣ
ＰＵ側の暴走と判断し、また時間τ１経過後にあっても
ウェイトクリア信号ＣＬＥＡＲが出ないでハイレベルの
ままであるときは実装されていないサブＣＰＵへのアク
セスあるいは故障と判断し、いずれの場合にもワンショ
ット　マルチＯＭ、の出力ｆをローレベルに反転させる
ことによりウェイト信号ＷＡＴＴを解除するようにして
いる。そして、正常の動作にあってはラッチ５人Ｔ３が
クリアされることによりウェイト信号ＷＡＩＴがクリア
されるものであるが、上記の異常時にはラッチＬＡＴ３
の出力はクリアされずに保持されるので、入出力動作の
後にラッチＬＡＴ３の出力を判定することにより直前に
行われたデータ伝送が無効であったことを検知すること
ができ、以後の無駄な動作を回避することができる。

以下、上記の各場合について説明する。なお、前述した
ようにメインＣＰＵＣＰＵ、側からライト動作を行う場
合について説明する。

正常時の動作にあっては第４図（イ）に示すように、メ
インｃ　ｐ　ｕ　ｃｐｕｌ、のクロック信号ＣＬＯＣＫ
のＴ１サイクルの後半で書込データＤＡＴＡが確定する
と、続＜Ｔ２サイクルの前半で所定のサブＣＰＵ　ＣＰ
Ｕ５のアドレスが与えられ、セレクト信号５ＥＬＥＣＴ
がアクティブとなる。なお、実際にはＩ１０モードで書
込もしくは続出の動作が行われるので、セレクト信号５
ＥＬＥＣＴはアドレス信号とＩ１０リクエスト信号の両
者から合成されるものである。次いで、いずれかのサブ
ＣＰＵＣＰＵ、に対してセレクト信号５ＥＬＥＣＴが発
生するとセット信号ＳＥＴがアクティブとなり、ラッチ
ＬＡＴ３およびワンショット・マルチＯＭ１．ＯＭ２に
クロックおよびトリガが与えられ、その出力信号ｅ、ｆ
、ｅはハイレベルとなり、ゲートＧ□の出力、すなわち
ウェイト信号ＷＡＩＴがアクティブとなって、イ、ＣＰ
ＵＣＰＵＭはウェイト　サイクルＴ１．ｌに入る。

一方、ゲートＧ３はセット信号ＳＥＴとウェイト・クリ
ア信号ＣＬＥＡＲを反転した信号との否定論理積をとっ
てラッチＬＡＴ４に入力し、ラッチＬＡＴ４はクロック
信号ＣＬＯＣＨの立上りで信号ａの値を取り込むが、信
号ａはサブＣＰＵＣＰＵ５よりウェイト・クリア信号Ｃ
ＬＥＡＲが与えられるまでハイレベルを保つため、ラッ
チＬＡＴ４の出力すはハイレベルを維持し、よってワン
ショット・マルチＯＭ１にはクリア信号は与えられず、
まｔコ、ゲートＧ２の出力ｄはハイレベルであるためラ
ッチＬＡＴ３にもクリア信号は与えられない。

また、ワンショット　マルチＯＭ２の設定時間τ２は正
常時におけるサブＣＰＵＣＰＵ、からのウェイト　クリ
ア信号ＣＬ　Ｅ　Ａ　Ｒの返送時間よりも充分短く設定
されているため、信号Ｃはウェイト　クリア信号ＣＬＥ
ＡＲがアクティブとなる以前にローレベルに復帰し、ゲ
ートＧ２のガードを解除する。そして、その後にサブＣ
ＰＵＣＰｔＪＳよりウェイト　クリア信号ＣＬＥＡＲが
与えられると信号ａが同時に変化し、続くクロック信号
ＣＬＯＣＫの立上りでラッチＬＡＴ４の出力すがローレ
ベルに変化する。これにより、ワンショット　マルチＯ
Ｍ、がクリアされ、まｔこゲートＧ２を介してラッチＬ
ＡＴ３もクリアされ、ゲートＧ、の出力がハイレベルに
復帰してウェイト信号Ｗ月Ｔが解除される。そして、ウ
ェイトが解除されると、続くＴ３サイクルでセレクト信
号Ｓ　Ｅ　Ｌ　Ｅ　ＣＴが消滅し、Ｔ３サイクルの終了
とともにデータＤＡＴＡも消滅する。

次にサブＣＰＵＣＰＵ５の暴走等によりウェイトクリア
信号ＣＬＥＡＲが出っ放しの場合にあっては、第４図（
ロ）に示すように、セット信号ＳＥＴを反転した波形で
ゲートＧ３の出力ａが変化するので、続くクロック信号
ＣＬＯＣＫの立上りでラッチＬＡＴ４の出力すがローレ
ベルに変化し、ワンショット　マルチＯＭ、がクリアさ
れ、セット信号ＳＥＴの立上りでハイレベルに変化した
信号ｆは即座にローレベルに復帰し、同時にウェイト信
号−ＷＡＩ〒も解除される。一方、ゲートＧ２はワンシ
ョット・マルチＯＭ２の信号発生期間中、一端にハイレ
ベルのガード信号が与えられてローレベルの信号が通過
できないようにされているので、ラッチＬＡＴはクリア
されず、よって、入出力動作の後にラッチＬＡＴ、の状
態、すなわち出力ｅを判別することにより、直前の入出
力動作が有効であったか無効であったかを知ることがで
きる。

次に実装されていないサブＣＰＵのアドレスを指定して
入出力動作を行ったり、回路の故障等によりウェイト　
クリア信号ＣＬＥＡＲがいつまでモ返ってこない場合に
あっては、第４図（ハ）に示すように、ワンショット　
マルチＯＭ１の動作により正常時の入出力動作に必要な
時間よりも充分大きく設定した時間τ１経過後に信号ｆ
を反転させ、これによりウェイト信号ＷＡＴＴｆ強制的
に解除するようにしている。なお、この動作の後にあっ
ても、ラッチＬＡＴ３はクリアされないので、入出力動
作の後に信号ｅを判別することにより、データ伝送の有
効、無効を知ることができる。

（発明の効果）以上のように、本発明にあっては、１つのメインＣＰＵ
と、複数のサブｃＰＵと、各ＣＰＵ間を接続するデータ
　パスと、メインＣＰＵがら個々のサブＣＰ　Ｕに接続
されるＣＰＵセレクト線と、メインＣＰＵがサブｃＰＵ
に対しライト／リードを行う際にメインＣＰＵ自身にウ
ェイト信号を与えるラッチ回路と、サブＣＰＵの入出力
の完了を示すと共にメインＣＰＵのウェイトを解除する
ウェイト　クリア信号を前記のラッチ回路に与えるウェ
イト・クリア線とを備え、メインＣＰＵからのり一ド／
ライトによりデータおよびコマンドの伝送を行うように
したシステムにおいて、サブＣＰＵ側の回路が暴走して
ウェイト・クリア信号が出っ放しとなっていることを検
＝２０− 知し、その後の無用なデータ伝送を行わないようにした
ので、少ないハード構成により安定で、かつ高速なデー
タ伝送を行うことができ、更にサブＣＰＵが暴走した時
等においても無駄なデータ伝送が続けられるという不都
合がなくなるものである。

【図面の簡単な説明】

第１図は本発明を具体化した構成図、第２図はその動作
を示す各部の波形図、第３図は第１図におけるラッチ回
路の具体的な回路図、第４図はその動作を示す各部の波
形図、第５図は従来におけるデータ伝送のための構成図
である。１．２．〜．Ｎ・・・・・・ボード、ＣＰＵＭ・・・・
・・メインＣＰＵ、ＣＰＵ、・・・・・・サブＣＰＵ、
ｌａ・・・・ラッチ回路、Ｌ人Ｔ、　ＬＡＴ３．　Ｌ人
Ｔ４・・・・・・ラッチ、ＤＥＣ・・・・・・アドレユ
、デコーダ、ＢＵＦｌ、　ＢＵＦ３・・・・・・双方向
バッファ、Ｇ、Ｇ、、Ｇ２．Ｇ３・・・・・・ゲート、
Ｉ・・・・・・インバータ、ＯＭｉ、　０Ｍ２・・・・
・・ワンショット　マルチ、ＤＡＴＡ・・・・・・デー
タ・バス、５ＥＬＥＣＴ・・・・・・ＣＰＵセレクト線
、ＣＬＥＡＲ・・・・・・ウェイト・クリア線０　　　
　　Ｑ　　　　ｏ　　　　　ｏ　　　　。

Claims

【特許請求の範囲】

１つのメインＣＰＵと、複数のサブＣＰＵと、各ＣＰＵ
間を接続するデータ・バスと、メインＣＰＵから個々の
サブＣＰＵに接続されるＣＰＵセレクト線と、メインＣ
ＰＵがサブＣＰＵに対しライト／リードを行う際にメイ
ンＣＰＵ自身にウェイト信号を与えるラッチ回路と、サ
ブＣＰＵの入出力の完了を示すと共にメインＣＰＵのウ
ェイトを解除するウェイト・クリア信号を前記のラッチ
回路に与えるウェイト・クリア線とを備え、メインＣＰ
Ｕからのリード／ライトによりデータおよびコマンドの
伝送を行うようにしたシステムにおいて、サブＣＰＵ側
の回路が暴走してウェイト・クリア信号が出っ放しとな
っていることを検知し、その後の無用なデータ伝送を行
わないようにすることを特徴としたＣＰＵ間データ伝送
方式。